JPH0820967B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0820967B2 JPH0820967B2 JP62242321A JP24232187A JPH0820967B2 JP H0820967 B2 JPH0820967 B2 JP H0820967B2 JP 62242321 A JP62242321 A JP 62242321A JP 24232187 A JP24232187 A JP 24232187A JP H0820967 B2 JPH0820967 B2 JP H0820967B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- scan latch
- bit
- expected value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば、複合機能ブロックからなるLS
I、例えば随時書き込み読み出し可能メモリ（DRAM,SRAM
のような）等をブロックの一つとして用いたLSIに関す
るものである。
I、例えば随時書き込み読み出し可能メモリ（DRAM,SRAM
のような）等をブロックの一つとして用いたLSIに関す
るものである。
第２図は、RAM（10）、制御回路（15）及び演算器（1
6）からなる複合機能ブロックで構成されたLSIの概略図
である。テストを容易化する設計技術としてスキャンパ
スを採用しており、X0はスキャン入力端子、Y0はスキャ
ン出力端子、（17）は両端子X0〜Y0をつなぐスキャンパ
スでRAM（10）のテストに用いられている。また、X1は
スキャン入力端子、Y1はスキャン出力端子、（18）は両
端子X1〜Y1をつなぐスキャンパスで、RAM（10）の他に
制御回路（15）及び演算器（16）のテストに用いられて
いる。
6）からなる複合機能ブロックで構成されたLSIの概略図
である。テストを容易化する設計技術としてスキャンパ
スを採用しており、X0はスキャン入力端子、Y0はスキャ
ン出力端子、（17）は両端子X0〜Y0をつなぐスキャンパ
スでRAM（10）のテストに用いられている。また、X1は
スキャン入力端子、Y1はスキャン出力端子、（18）は両
端子X1〜Y1をつなぐスキャンパスで、RAM（10）の他に
制御回路（15）及び演算器（16）のテストに用いられて
いる。
第６図は、第２図における部分（19）の詳細を示した
ものである。４ビットxM語（Ｍは自然数）のメモリセル
アレイ（６）を例とした。スキャンパス（17）上には、
行アドレス信号を書き込む多段スキャンラッチ（1a）、
▲▼（チップイネーブル）信号、▲▼（ライト
イネーブル）信号を書き込む２段のスキャンラッチ（1
b）、４ビットのテストデータを書き込む同種ラッチ（1
f）からなる４段のスキャンラッチ（28）、メモリセル
アレイ（６）からの４ビットの出力データを書き込む同
種ラッチ（1f）からなる４段のスキャンラッチ（29）、
が順に接続されている。アドレスバッファ（２）は、該
多段スキャンラッチ（1a）に書き込まれていた行アドレ
ス信号を受け、行デコーダ（３）は、該アドレスバッフ
ァ（２）の出力を受け、該行デコーダ（３）からの出力
がメモリセルアレイ（６）に入力される。
ものである。４ビットxM語（Ｍは自然数）のメモリセル
アレイ（６）を例とした。スキャンパス（17）上には、
行アドレス信号を書き込む多段スキャンラッチ（1a）、
▲▼（チップイネーブル）信号、▲▼（ライト
イネーブル）信号を書き込む２段のスキャンラッチ（1
b）、４ビットのテストデータを書き込む同種ラッチ（1
f）からなる４段のスキャンラッチ（28）、メモリセル
アレイ（６）からの４ビットの出力データを書き込む同
種ラッチ（1f）からなる４段のスキャンラッチ（29）、
が順に接続されている。アドレスバッファ（２）は、該
多段スキャンラッチ（1a）に書き込まれていた行アドレ
ス信号を受け、行デコーダ（３）は、該アドレスバッフ
ァ（２）の出力を受け、該行デコーダ（３）からの出力
がメモリセルアレイ（６）に入力される。
また、制御回路（５）は、該２段のスキャンラッチ
（1b）に書き込まれていた信号を受け、該制御回路
（５）の出力は該アドレスバッファ（２）、列デコーダ
（４）及びDinバッファ（８）に入力されている。該Din
バッファ（８）は、ビット対応で該４段スキャンラッチ
（28）の出力を受け、Doバッファ（９）は、メモリセル
アレイ（６）から出力を受け、該Doバッファ（９）の出
力はビット対応で４段スキャンラッチ（29）に書き込ま
れる。マルチプレクサ（７）は、該列デコーダ（４）か
らの信号でメモリセルアレイ（６）内の列のうち一列を
選択して該Dinバッファ（８）からのテストデータをメ
モリセルアレイ（６）に入力し、かつ、メモリセルアレ
イ（６）からの出力を受けて該Doバッファ（９）に送り
出す。なお、ストローブ（14）は、該Doバッファ（９）
からの出力を一定のタイミングで抽出するためのもので
ある。
（1b）に書き込まれていた信号を受け、該制御回路
（５）の出力は該アドレスバッファ（２）、列デコーダ
（４）及びDinバッファ（８）に入力されている。該Din
バッファ（８）は、ビット対応で該４段スキャンラッチ
（28）の出力を受け、Doバッファ（９）は、メモリセル
アレイ（６）から出力を受け、該Doバッファ（９）の出
力はビット対応で４段スキャンラッチ（29）に書き込ま
れる。マルチプレクサ（７）は、該列デコーダ（４）か
らの信号でメモリセルアレイ（６）内の列のうち一列を
選択して該Dinバッファ（８）からのテストデータをメ
モリセルアレイ（６）に入力し、かつ、メモリセルアレ
イ（６）からの出力を受けて該Doバッファ（９）に送り
出す。なお、ストローブ（14）は、該Doバッファ（９）
からの出力を一定のタイミングで抽出するためのもので
ある。
次に動作について説明する。まず、端子X0からスキャ
ンパス（17）にテストデータ、▲▼信号、▲▼
信号及び行アドレス信号を順次入力していくが、該スキ
ャンラッチ（1a）（1b）（1f）が直列回路となっている
ため、信号またはテストデータをひとつ入力するたび
に、スキャンラッチ（1a）（1b）（1f）の任意の一段に
すでに入力されていた信号またはデータは、スキャンラ
ッチ（1a）（1b）（1f）の次段に書き込まれ、スキャン
ラッチ（1a）（1b）（1f）の前段に新しい信号またはデ
ータが書き込まれる。行アドレス信号、▲▼信号、
▲▼信号、テストされるメモリセルアレイ（６）の
ビット数、則ち４ビットのテストデータを入力した時点
でこの書き込みは完了する。
ンパス（17）にテストデータ、▲▼信号、▲▼
信号及び行アドレス信号を順次入力していくが、該スキ
ャンラッチ（1a）（1b）（1f）が直列回路となっている
ため、信号またはテストデータをひとつ入力するたび
に、スキャンラッチ（1a）（1b）（1f）の任意の一段に
すでに入力されていた信号またはデータは、スキャンラ
ッチ（1a）（1b）（1f）の次段に書き込まれ、スキャン
ラッチ（1a）（1b）（1f）の前段に新しい信号またはデ
ータが書き込まれる。行アドレス信号、▲▼信号、
▲▼信号、テストされるメモリセルアレイ（６）の
ビット数、則ち４ビットのテストデータを入力した時点
でこの書き込みは完了する。
多段スキャンラッチ（1a）に書き込まれた行アドレス
信号は、アドレスバッファ（２）、行デコーダ（３）を
通り、メモリセルアレイ（６）内の行のうち一行を選択
する。２段のスキャンラッチ（1b）に書き込まれた▲
▼信号、▲▼信号は制御回路（５）を通ってアド
レスバッファ（２）、行デコーダ（４）、Dinバッファ
（８）及びDoバッファ（９）に入り、列選択や書き込
み、読み出し選択を行う。こうして選択が行われた後、
４段のスキャンラッチ（28）からすでに書き込まれてい
る４ビットのテストデータが読み出され、Dinバッファ
（８）を通って、選択された場所に書き込まれるもので
ある。
信号は、アドレスバッファ（２）、行デコーダ（３）を
通り、メモリセルアレイ（６）内の行のうち一行を選択
する。２段のスキャンラッチ（1b）に書き込まれた▲
▼信号、▲▼信号は制御回路（５）を通ってアド
レスバッファ（２）、行デコーダ（４）、Dinバッファ
（８）及びDoバッファ（９）に入り、列選択や書き込
み、読み出し選択を行う。こうして選択が行われた後、
４段のスキャンラッチ（28）からすでに書き込まれてい
る４ビットのテストデータが読み出され、Dinバッファ
（８）を通って、選択された場所に書き込まれるもので
ある。
入力された４ビットのテストデータはマルチプレクサ
（７）、Doバッファ（９）を通してメモリセルアレイ
（６）から読み出され、４段のスキャンラッチ（29）に
ビット対応で書き込まれる。なお、このようにしてスキ
ャンラッチ（28）（29）に書き込まれたテストデータ
は、出力端子Y0から一つずつ読み出され、照合は図示し
ない別の回路で行われる。また、ストローブ（14）を使
用してDoバッファ（９）からの出力データを指定したタ
イミングでサンプリングする。
（７）、Doバッファ（９）を通してメモリセルアレイ
（６）から読み出され、４段のスキャンラッチ（29）に
ビット対応で書き込まれる。なお、このようにしてスキ
ャンラッチ（28）（29）に書き込まれたテストデータ
は、出力端子Y0から一つずつ読み出され、照合は図示し
ない別の回路で行われる。また、ストローブ（14）を使
用してDoバッファ（９）からの出力データを指定したタ
イミングでサンプリングする。
従来の回路ではビット対応の多段スキャンラッチが直
列に配置され、その各々に順に一つずつデータを入力
し、かつ出力するように構成されていたので、全入力、
全出力を終えるまでに行アドレス信号、▲▼信号、
▲▼信号及びテストされる集積回路のビット数に等
しい数のテストデータの入出力が行われなければなら
ず、信号及びテストデータの入力、出力時間が長くなる
こと、またテストデータの入力と出力の照合を別の回路
で行わなくてはならないという問題点があった。
列に配置され、その各々に順に一つずつデータを入力
し、かつ出力するように構成されていたので、全入力、
全出力を終えるまでに行アドレス信号、▲▼信号、
▲▼信号及びテストされる集積回路のビット数に等
しい数のテストデータの入出力が行われなければなら
ず、信号及びテストデータの入力、出力時間が長くなる
こと、またテストデータの入力と出力の照合を別の回路
で行わなくてはならないという問題点があった。
この発明は上記のような問題点を改良するためになさ
れたもので、従来の回路にくらべて信号及びテストデー
タの入力、出力時間を大幅に短縮できるとともに、テス
ト時間の短縮が可能となることから、一定時間当たりの
テスト回数を増加し、テスト精度を向上させることがで
きる集積回路用テスト回路を得ることを目的とする。
れたもので、従来の回路にくらべて信号及びテストデー
タの入力、出力時間を大幅に短縮できるとともに、テス
ト時間の短縮が可能となることから、一定時間当たりの
テスト回数を増加し、テスト精度を向上させることがで
きる集積回路用テスト回路を得ることを目的とする。
本発明は、Ｎ（Ｎは２以上の整数）ビット入力を持つ
機能ブロックに対してテストを行う回路の中に、入出力
用多段スキャンラッチ、Ｎビットデータレジスタ、デー
タ発生器、コンパレータの回路を設け、他の機能ブロッ
クをテストするために使用されているスキャンパス上に
Ｎビットデータレジスタを配置してテストデータを入力
し、多段スキャンラッチ、Ｎビットデータレジスタ及び
データ発生器を使ってＮビットのテストデータを一度に
発生させ、該Ｎビットデータ発生器出力を上記機能ブロ
ックにビット対応で入力し、Ｎビット出力とＮビットデ
ータレジスタに入力しておいたＮビットの期待値との照
合をＮビット並列に行うものである。
機能ブロックに対してテストを行う回路の中に、入出力
用多段スキャンラッチ、Ｎビットデータレジスタ、デー
タ発生器、コンパレータの回路を設け、他の機能ブロッ
クをテストするために使用されているスキャンパス上に
Ｎビットデータレジスタを配置してテストデータを入力
し、多段スキャンラッチ、Ｎビットデータレジスタ及び
データ発生器を使ってＮビットのテストデータを一度に
発生させ、該Ｎビットデータ発生器出力を上記機能ブロ
ックにビット対応で入力し、Ｎビット出力とＮビットデ
ータレジスタに入力しておいたＮビットの期待値との照
合をＮビット並列に行うものである。
本発明におけるテスト回路では、他の機能ブロック
（制御回路（15）、演算器（16））をテストするために
使用されているスキャンパスの入力端子X1からデータレ
ジスタ（13a）にＮビットのテストデータ、データレジ
スタ（13b）にＮビットの期待値を予め入力しておく。
データ発生器（11a）にビット対応している該データレ
ジスタ（13a）に予め入力しておいたテストデータと、
該多段スキャンラッチ中の特定の１段（1c）の内容との
一致または不一致を判別し、その判別結果出力をＮビッ
ト入力を持つ機能ブロックに書き込む。そして、上記機
能ブロックからのＮビット出力と該データレジスタ（13
b）中の期待値との一致または不一致をコンパレータ（1
2）にて判別する。
（制御回路（15）、演算器（16））をテストするために
使用されているスキャンパスの入力端子X1からデータレ
ジスタ（13a）にＮビットのテストデータ、データレジ
スタ（13b）にＮビットの期待値を予め入力しておく。
データ発生器（11a）にビット対応している該データレ
ジスタ（13a）に予め入力しておいたテストデータと、
該多段スキャンラッチ中の特定の１段（1c）の内容との
一致または不一致を判別し、その判別結果出力をＮビッ
ト入力を持つ機能ブロックに書き込む。そして、上記機
能ブロックからのＮビット出力と該データレジスタ（13
b）中の期待値との一致または不一致をコンパレータ（1
2）にて判別する。
以下、発明の実施例を図に沿って説明する。
第１図は、この発明の一実施例による、４ビットxM語
の書換え可能メモリのテスト回路の機能図である。この
実施例は、従来のテスト回路と部分（20）のところが違
っているのでその場所について説明する。スキャンパス
（17）上には従来のスキャンラッチ（1a）（1b）に続い
て各々一段のスキャンラッチ（1c）（1d）（1e）が配置
されており、一方X1を入力端子、Y1を出力端子とするも
う一つのスキャンパス（18）は、入力端子X1よりスキャ
ン入力を入力し、制御回路（15）及び演算器（16）をテ
ストすることができるが、さらに加えて該スキャンパス
（18）上の一部にデータレジスタ（13a）（13b）を配置
している。データ発生器（11a）は、該スキャンラッチ
（1c）と該データレジスタ（13a）からの出力を受け、
該データ発生器（11a）の出力は該Dinバッファ（８）に
入力される。コンパレータ（12）は、該スキャンラッチ
（1d）と該データレジスタ（13b）の出力を受けた期待
値発生器（11b）の出力とDoバッファ（９）からの出力
を受け、該コンパレータ（12）の出力は、該スキャンラ
ッチ（1e）を通って出力端子Y0に出力されるよう構成さ
れている。
の書換え可能メモリのテスト回路の機能図である。この
実施例は、従来のテスト回路と部分（20）のところが違
っているのでその場所について説明する。スキャンパス
（17）上には従来のスキャンラッチ（1a）（1b）に続い
て各々一段のスキャンラッチ（1c）（1d）（1e）が配置
されており、一方X1を入力端子、Y1を出力端子とするも
う一つのスキャンパス（18）は、入力端子X1よりスキャ
ン入力を入力し、制御回路（15）及び演算器（16）をテ
ストすることができるが、さらに加えて該スキャンパス
（18）上の一部にデータレジスタ（13a）（13b）を配置
している。データ発生器（11a）は、該スキャンラッチ
（1c）と該データレジスタ（13a）からの出力を受け、
該データ発生器（11a）の出力は該Dinバッファ（８）に
入力される。コンパレータ（12）は、該スキャンラッチ
（1d）と該データレジスタ（13b）の出力を受けた期待
値発生器（11b）の出力とDoバッファ（９）からの出力
を受け、該コンパレータ（12）の出力は、該スキャンラ
ッチ（1e）を通って出力端子Y0に出力されるよう構成さ
れている。
第３図は、第１図における部分（20）の詳細を示す。
データレジスタ（13a）（13b）内の４段スキャンラッチ
（22）（26）はX1、Y1を両端子とするスキャンパス（1
8）上にあり、排他的論理和ゲート（21）はスキャンラ
ッチ（1c）とデータレジスタ（13a）内の４段スキャン
ラッチ（22）からビット対応で出力を受け、該排他的論
理和ゲート（21）の出力は、ビット対応でメモリセルア
レイ（６）に書き込まれる。また、排他的論理和ゲート
（25）はスキャンラッチ（1d）とデータレジスタ（13
b）内の４段スキャンラッチ（26）からビット対応で出
力を受け、排他的論理和ゲート（24）はメモリセルアレ
イ（６）の出力と、期待値発生器（11b）に含まれる該
排他的論理和ゲート（25）の出力をビット対応で受ける
が、その出力は４ビット分全部ORゲート（27）に入力さ
れる。該ORゲート（27）の出力はスキャンラッチ（1e）
で受ける。なお、ストローブ（14）は、メモリセルアレ
イ（６）と該排他的論理和ゲート（24）との間にビット
対応で設けられたスキャンラッチ（23）につながってい
る。
データレジスタ（13a）（13b）内の４段スキャンラッチ
（22）（26）はX1、Y1を両端子とするスキャンパス（1
8）上にあり、排他的論理和ゲート（21）はスキャンラ
ッチ（1c）とデータレジスタ（13a）内の４段スキャン
ラッチ（22）からビット対応で出力を受け、該排他的論
理和ゲート（21）の出力は、ビット対応でメモリセルア
レイ（６）に書き込まれる。また、排他的論理和ゲート
（25）はスキャンラッチ（1d）とデータレジスタ（13
b）内の４段スキャンラッチ（26）からビット対応で出
力を受け、排他的論理和ゲート（24）はメモリセルアレ
イ（６）の出力と、期待値発生器（11b）に含まれる該
排他的論理和ゲート（25）の出力をビット対応で受ける
が、その出力は４ビット分全部ORゲート（27）に入力さ
れる。該ORゲート（27）の出力はスキャンラッチ（1e）
で受ける。なお、ストローブ（14）は、メモリセルアレ
イ（６）と該排他的論理和ゲート（24）との間にビット
対応で設けられたスキャンラッチ（23）につながってい
る。
第４図は、スキャンラッチ（23）の論理回路で、D1は
メモリセルアレイ（６）からの出力を受ける端子、Ｔは
ストローブを受ける端子、Ｑは排他的論理和ゲート（2
4）に出力する端子を示す。（30）〜（34）はインバー
タ、（35）（36）はCMOS型トランスミッションゲートで
ある。
メモリセルアレイ（６）からの出力を受ける端子、Ｔは
ストローブを受ける端子、Ｑは排他的論理和ゲート（2
4）に出力する端子を示す。（30）〜（34）はインバー
タ、（35）（36）はCMOS型トランスミッションゲートで
ある。
第５図の（ａ）は、スキャンラッチ（1a）〜（1f）
（22）（26）の一段（Ｅ）の概略図である。（ｂ）は
（Ｅ）の論理回路で、システム動作か、シフト動作モー
ドかを選択されるようになっており、システム動作時は
クロックＣによりデータをラッチする。一方シフト動作
モード時はクロックＡによってデータＩをラッチし、ク
ロックＢによってデータＩを出力（＋L2）させる。（L
1）はデータ保持及びシステム動作かシフト動作モード
を選択する部分で、（＋L1）は（L1）の出力を示す。ま
た、（L2）はシフト動作モード時のデータ保持及び出力
を行う部分で、（＋L2）は（L2）の出力を示す。なお、
（37）〜（46）はNANDゲート、（47）（48）はインバー
タである。（Ｃ）は、３段のスキャンラッチ接続例であ
る。
（22）（26）の一段（Ｅ）の概略図である。（ｂ）は
（Ｅ）の論理回路で、システム動作か、シフト動作モー
ドかを選択されるようになっており、システム動作時は
クロックＣによりデータをラッチする。一方シフト動作
モード時はクロックＡによってデータＩをラッチし、ク
ロックＢによってデータＩを出力（＋L2）させる。（L
1）はデータ保持及びシステム動作かシフト動作モード
を選択する部分で、（＋L1）は（L1）の出力を示す。ま
た、（L2）はシフト動作モード時のデータ保持及び出力
を行う部分で、（＋L2）は（L2）の出力を示す。なお、
（37）〜（46）はNANDゲート、（47）（48）はインバー
タである。（Ｃ）は、３段のスキャンラッチ接続例であ
る。
次に上記実施例の動作を説明する。なお、部分（20）
以外の動作は従来と同様である。
以外の動作は従来と同様である。
第３図は本発明のテスト回路の論理回路図であるが、
スキャンラッチ（1c）（1d）には端子X0からのスキャン
入力で共にデータ０が書き込まれている。スキャンラッ
チ（1c）のデータは第１の参照信号となり、スキャンラ
ッチ（1d）のデータは第２の参照信号となる。スキャン
パス（18）には、制御回路（15）及び演算器（16）のテ
ストデータを入力するが、その間にRAMテスト用データ
の内のデータレジスタ（13a）（13b）入力分のデータを
割込ませておく。従って各々のデータレジスタ（13a）
（13b）には該スキャンパス（18）にて端子X1から予め
同じ４ビットのテストデータと４ビットの期待値が入力
されていることになる。このテストデータがビット対応
しているデータ発生器（11a）内の排他的論理和ゲート
（21）に入力され、かつ、該スキャンラッチ（1c）から
のデータもビット対応で該排他的論理和ゲート（21）に
入力される。そして該データ発生器（11b）出力がビッ
ト対応でメモリセルアレイ（６）にテストデータとして
書き込まれる。
スキャンラッチ（1c）（1d）には端子X0からのスキャン
入力で共にデータ０が書き込まれている。スキャンラッ
チ（1c）のデータは第１の参照信号となり、スキャンラ
ッチ（1d）のデータは第２の参照信号となる。スキャン
パス（18）には、制御回路（15）及び演算器（16）のテ
ストデータを入力するが、その間にRAMテスト用データ
の内のデータレジスタ（13a）（13b）入力分のデータを
割込ませておく。従って各々のデータレジスタ（13a）
（13b）には該スキャンパス（18）にて端子X1から予め
同じ４ビットのテストデータと４ビットの期待値が入力
されていることになる。このテストデータがビット対応
しているデータ発生器（11a）内の排他的論理和ゲート
（21）に入力され、かつ、該スキャンラッチ（1c）から
のデータもビット対応で該排他的論理和ゲート（21）に
入力される。そして該データ発生器（11b）出力がビッ
ト対応でメモリセルアレイ（６）にテストデータとして
書き込まれる。
次にメモリセルアレイ（６）からの出力は、入力デー
タ発生課程と同様の方法で期待値発生器（11b）に含ま
れる排他的論理和ゲート（25）から出力された期待値と
共に、ビット対応で次段の排他的論理和ゲート（24）に
入力され、一致または不一致を判別される。その結果出
力はORゲート（27）に入力され、該ORゲート（27）は全
テスト結果をまとめて出力する。則ち、書換え可能メモ
リの場合、入出力データは互いに独立しているので、入
力したテストデータはメモリセルアレイ（６）が正しく
作動していれば、一連のテスト期待で同一グループのテ
ストデータであれば、そのままの形でテストデータが出
力される。従って、期待値と読み出したテストデータの
ひとつでも一致していなければ排他的論理和ゲート（2
4）の出力は全部データ０とならず、該ORゲート（27）
はデータ１を出力するし、期待値と読み出しデータの全
てのテストデータが一致していれば、該ORゲート（27）
はデータ０を出力する。このようにして出入力データの
照合ができる。
タ発生課程と同様の方法で期待値発生器（11b）に含ま
れる排他的論理和ゲート（25）から出力された期待値と
共に、ビット対応で次段の排他的論理和ゲート（24）に
入力され、一致または不一致を判別される。その結果出
力はORゲート（27）に入力され、該ORゲート（27）は全
テスト結果をまとめて出力する。則ち、書換え可能メモ
リの場合、入出力データは互いに独立しているので、入
力したテストデータはメモリセルアレイ（６）が正しく
作動していれば、一連のテスト期待で同一グループのテ
ストデータであれば、そのままの形でテストデータが出
力される。従って、期待値と読み出したテストデータの
ひとつでも一致していなければ排他的論理和ゲート（2
4）の出力は全部データ０とならず、該ORゲート（27）
はデータ１を出力するし、期待値と読み出しデータの全
てのテストデータが一致していれば、該ORゲート（27）
はデータ０を出力する。このようにして出入力データの
照合ができる。
該排他的論理和ゲート（24）の前にビット対応でスキ
ャンラッチ（23）を４個配置し、該スキャンラッチ（2
3）にストローブ（14）を入力することにより、希望す
るタイミングでメモリからの出力データを抽出できる。
ャンラッチ（23）を４個配置し、該スキャンラッチ（2
3）にストローブ（14）を入力することにより、希望す
るタイミングでメモリからの出力データを抽出できる。
また本実施例では、例えば該スキャンラッチ（1c）
（1d）にデータ０を書き込み、かつ該データレジスタ
（13a）内の各々のスキャンラッチ（22）にテストデー
タ〔0000〕Ｂを、該データレジスタ（13b）内の各々の
スキャンラッチ（26）にも同様に期待値〔0000〕Ｂを書
き込んでおくと、データ発生器（11a）、期待値発生器
（11b）からの出力は〔0000〕Ｂとなる。この後、該ス
キャンラッチ（1c）（1d）に書き込まれていたデータ０
をデータ１に書き換えるとデータ発生器（11a）、期待
値発生器（11b）からの出力は〔1111〕Ｂとなり、デー
タが反転する。
（1d）にデータ０を書き込み、かつ該データレジスタ
（13a）内の各々のスキャンラッチ（22）にテストデー
タ〔0000〕Ｂを、該データレジスタ（13b）内の各々の
スキャンラッチ（26）にも同様に期待値〔0000〕Ｂを書
き込んでおくと、データ発生器（11a）、期待値発生器
（11b）からの出力は〔0000〕Ｂとなる。この後、該ス
キャンラッチ（1c）（1d）に書き込まれていたデータ０
をデータ１に書き換えるとデータ発生器（11a）、期待
値発生器（11b）からの出力は〔1111〕Ｂとなり、デー
タが反転する。
なお、上記実施例では、４ビットxM語の書き込み可能
メモリに対しテスト回路を使用したが、４ビット入力以
外の書き込み可能メモリに対しても使用できる。
メモリに対しテスト回路を使用したが、４ビット入力以
外の書き込み可能メモリに対しても使用できる。
複数ビットの機能回路を内蔵した半導体集積回路であ
れば、本発明は演算器や制御回路に対して応用すること
が可能である。
れば、本発明は演算器や制御回路に対して応用すること
が可能である。
以上のようにこの発明によれば、Ｎビット入力を持つ
機能ブロックをテストする回路として、入出力用スキャ
ンラッチ（1c）（1e）、Ｎビットデータレジスタ（13
a）（13b）、Ｎビットデータ発生器（11a）、期待値発
生器（11b）を含むコンパレータ（12）を配置すること
により、一度入力した一種類のテストデータで二種類の
テストを行うことが可能となる。また、他の機能ブロッ
ク（制御回路（15）、演算器（16））をテストするのに
使用するスキャンパス（18）を利用してデータレジスタ
（13a）（13b）に予めテストデータを書き込んでおき、
スキャンラッチ（1c）（1d）からの信号で一度にテスト
データ、期待値を発生させるデータ発生手段、メモリセ
ルアレイ（６）からの出力データを期待値とＮビット並
列して照合を行える入出力照合手段によって入出力に要
する時間を短縮できる。これはテスト時間の短縮につな
がるので、一定時間当たりのテスト回数が増加し、テス
ト精度を向上させることも可能である。
機能ブロックをテストする回路として、入出力用スキャ
ンラッチ（1c）（1e）、Ｎビットデータレジスタ（13
a）（13b）、Ｎビットデータ発生器（11a）、期待値発
生器（11b）を含むコンパレータ（12）を配置すること
により、一度入力した一種類のテストデータで二種類の
テストを行うことが可能となる。また、他の機能ブロッ
ク（制御回路（15）、演算器（16））をテストするのに
使用するスキャンパス（18）を利用してデータレジスタ
（13a）（13b）に予めテストデータを書き込んでおき、
スキャンラッチ（1c）（1d）からの信号で一度にテスト
データ、期待値を発生させるデータ発生手段、メモリセ
ルアレイ（６）からの出力データを期待値とＮビット並
列して照合を行える入出力照合手段によって入出力に要
する時間を短縮できる。これはテスト時間の短縮につな
がるので、一定時間当たりのテスト回数が増加し、テス
ト精度を向上させることも可能である。
第１図はこの発明の一実施例で、書換え可能メモリをブ
ロックの一つとしたLSIにおける、テスト回路を備えた
集積回路の機能図、第２図は、複合ブロックからなるLS
Iの概略図、第３図は本発明のテスト回路の論理図、第
４図はストローブに使用するスキャンラッチ（23）の論
理図、第５図（ａ）（ｂ）（ｃ）は、その他のスキャン
ラッチ（1a）〜（1f），論理図とスキャンレジスタラッ
チのスキャンパスを構成するときの接続図、第６図は従
来のテスト回路の機能図である。 図において、（1a）〜（1f）は多段スキャンラッチ、
（11a）はＮビットのデータ発生器、（11b）はＮビット
の期待値発生器、（13a）（13b）はＮビットのデータレ
ジスタ、（12）はコンパレータである。 なお、図中同一符号はまたは相当部分を示す。
ロックの一つとしたLSIにおける、テスト回路を備えた
集積回路の機能図、第２図は、複合ブロックからなるLS
Iの概略図、第３図は本発明のテスト回路の論理図、第
４図はストローブに使用するスキャンラッチ（23）の論
理図、第５図（ａ）（ｂ）（ｃ）は、その他のスキャン
ラッチ（1a）〜（1f），論理図とスキャンレジスタラッ
チのスキャンパスを構成するときの接続図、第６図は従
来のテスト回路の機能図である。 図において、（1a）〜（1f）は多段スキャンラッチ、
（11a）はＮビットのデータ発生器、（11b）はＮビット
の期待値発生器、（13a）（13b）はＮビットのデータレ
ジスタ、（12）はコンパレータである。 なお、図中同一符号はまたは相当部分を示す。
Claims (4)
- 【請求項１】Ｎビット単位でデータ信号の書込／読出が
可能な書換え可能メモリ、 前記書換え可能メモリのテスト用のアドレス信号、制御
信号および参照信号が入力される第１の多段スキャンラ
ッチ、 前記書換え可能メモリのテスト用のＮビットのデータ信
号が入力される第２の多段スキャンラッチ、 前記第１の多段スキャンラッチから出力される前記参照
信号と前記第２の多段スキャンラッチから出力される前
記Ｎビットのデータ信号とを受け、該参照信号が第１の
論理レベルであることに応じて該Ｎビットのデータ信号
をそのまま出力し、該参照信号が第２の論理レベルであ
ることに応じて該Ｎビットのデータ信号を反転させて出
力するデータ発生器、および 前記第１の多段スキャンラッチから出力される前記アド
レス信号および前記制御信号に従って、前記データ発生
器のＮビットの出力信号を前記書換え可能メモリに書込
む書込制御手段を備える、集積回路。 - 【請求項２】Ｎビット単位でデータ信号の書込／読出が
可能な書換え可能メモリ、 前記書換え可能メモリのテスト用のアドレス信号、制御
信号および参照信号が入力される第１の多段スキャンラ
ッチ、 前記書換え可能メモリのテスト用のＮビットの期待値が
入力される第２の多段スキャンラッチ、 前記第１の多段スキャンラッチから出力される前記参照
信号と前記第２の多段スキャンラッチから出力される前
記Ｎビットの期待値とを受け、該参照信号が第１の論理
レベルであることに応じて該Ｎビットの期待値をそのま
ま出力し、該参照信号が第２の論理レベルであることに
応じて該Ｎビットの期待値を反転させて出力する期待値
発生器、 前記第１の多段スキャンラッチから出力される前記アド
レス信号および前記制御信号に従って、前記書換え可能
メモリからＮビットのデータ信号を読出す読出制御手
段、および 前記期待値発生器のＮビットの出力値と前記読出制御手
段によって読出された前記Ｎビットのデータ信号とを並
列に比較するコンパレータを備える、集積回路。 - 【請求項３】Ｎビット単位でデータ信号の書込／読出が
可能な書換え可能メモリ、 前記書換え可能メモリのテスト用のアドレス信号、制御
信号、第１の参照信号および第２の参照信号が入力され
る第１の多段スキャンラッチ、 前記書換え可能メモリのテスト用のＮビットのデータ信
号およびＮビットの期待値が入力される第２の多段スキ
ャンラッチ、 前記第１の多段スキャンラッチから出力される前記第１
の参照信号と前記第２の多段スキャンラッチから出力さ
れる前記Ｎビットのデータ信号とを受け、該第１の参照
信号が第１の論理レベルであることに応じて該Ｎビット
のデータ信号をそのまま出力し、該第１の参照信号が第
２の論理レベルであることに応じて該Ｎビットのデータ
信号を反転させて出力するデータ発生器、 前記第２の多段スキャンラッチから出力される前記第２
の参照信号と前記第２の多段スキャンラッチから出力さ
れる前記Ｎビットの期待値とを受け、該第２の参照信号
が第１の論理レベルであることに応じて該Ｎビットの期
待値をそのまま出力し、該第２の参照信号が第２の論理
レベルであることに応じて該Ｎビットの期待値を反転さ
せて出力する期待値発生器、 前記第１の多段スキャンラッチから出力される前記アド
レス信号および前記制御信号に従って、前記データ発生
器のＮビットの出力信号を前記書換え可能メモリに書込
んだ後、該Ｎビットの出力信号を読出す書込／読出制御
手段、および 前記期待値発生器のＮビットの出力値と前記書込／読出
制御手段によって読出された前記Ｎビットのデータ信号
とを並列に比較するコンパレータを備える、集積回路。 - 【請求項４】前記第２の多段スキャンラッチには、さら
に、前記書換え可能メモリ以外の回路のテスト用の信号
が入力される、特許請求の範囲第１項ないし第３項のい
ずれかに記載の集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242321A JPH0820967B2 (ja) | 1987-09-25 | 1987-09-25 | 集積回路 |
| US07/247,288 US4974226A (en) | 1987-09-25 | 1988-09-22 | Circuit for testing integrated circuits |
| DE3832440A DE3832440A1 (de) | 1987-09-25 | 1988-09-23 | Testschaltungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242321A JPH0820967B2 (ja) | 1987-09-25 | 1987-09-25 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484342A JPS6484342A (en) | 1989-03-29 |
| JPH0820967B2 true JPH0820967B2 (ja) | 1996-03-04 |
Family
ID=17087469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242321A Expired - Lifetime JPH0820967B2 (ja) | 1987-09-25 | 1987-09-25 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4974226A (ja) |
| JP (1) | JPH0820967B2 (ja) |
| DE (1) | DE3832440A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758319B2 (ja) * | 1989-02-07 | 1995-06-21 | 株式会社東芝 | テスト容易化回路 |
| JPH0394183A (ja) * | 1989-05-19 | 1991-04-18 | Fujitsu Ltd | 半導体集積回路の試験方法及び回路 |
| JP3005250B2 (ja) | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| JPH03211481A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | Ｌｓｉテスト回路 |
| US6675333B1 (en) * | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| JP2899374B2 (ja) * | 1990-07-16 | 1999-06-02 | 沖電気工業株式会社 | 半導体メモリのデコーダチェック回路 |
| FR2668272A1 (fr) * | 1990-10-23 | 1992-04-24 | Merlin Gerin | Dispositif de controle ou de protection a microprocesseur comportant un systeme d'acquisition de donnees analogiques. |
| US5377148A (en) * | 1990-11-29 | 1994-12-27 | Case Western Reserve University | Apparatus and method to test random access memories for a plurality of possible types of faults |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| US5231605A (en) * | 1991-01-31 | 1993-07-27 | Micron Technology, Inc. | DRAM compressed data test mode with expected data |
| US5301156A (en) * | 1991-07-18 | 1994-04-05 | Hewlett-Packard Company | Configurable self-test for embedded RAMs |
| JPH0764817A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 故障検出システム |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
| US5663965A (en) * | 1995-10-06 | 1997-09-02 | International Business Machines Corp. | Apparatus and method for testing a memory array |
| US5777489A (en) * | 1995-10-13 | 1998-07-07 | Mentor Graphics Corporation | Field programmable gate array with integrated debugging facilities |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| KR100308621B1 (ko) | 1998-11-19 | 2001-12-17 | 윤종용 | 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템 |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7120571B2 (en) * | 2003-06-16 | 2006-10-10 | Fortelink, Inc. | Resource board for emulation system |
| KR102889555B1 (ko) * | 2019-08-26 | 2025-11-24 | 에스케이하이닉스 주식회사 | 테스트 회로, 이를 포함하는 반도체 장치 및 테스트 시스템 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175192A (ja) * | 1982-04-02 | 1983-10-14 | Nec Corp | 読出／書込メモリ回路 |
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
-
1987
- 1987-09-25 JP JP62242321A patent/JPH0820967B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-22 US US07/247,288 patent/US4974226A/en not_active Expired - Fee Related
- 1988-09-23 DE DE3832440A patent/DE3832440A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4974226A (en) | 1990-11-27 |
| JPS6484342A (en) | 1989-03-29 |
| DE3832440C2 (ja) | 1990-08-30 |
| DE3832440A1 (de) | 1989-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0820967B2 (ja) | 集積回路 | |
| US5325367A (en) | Memory device containing a static ram memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static ram memory | |
| KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| JP3076185B2 (ja) | 半導体メモリ装置及びその検査方法 | |
| US5734615A (en) | Memory testing apparatus for microelectronic integrated circuit | |
| JPH08313591A (ja) | フェイルメモリ装置 | |
| JPS6231439B2 (ja) | ||
| KR20030093104A (ko) | 반도체집적회로 및 그 테스트방법 | |
| US4095283A (en) | First in-first out memory array containing special bits for replacement addressing | |
| JP3186359B2 (ja) | 物理アドレス変換回路 | |
| US7526688B2 (en) | Parallel bit testing device and method | |
| JP2002203399A (ja) | 高機能化された後デコードを有するメモリテスタ | |
| JP2899374B2 (ja) | 半導体メモリのデコーダチェック回路 | |
| US5724367A (en) | Semiconductor memory device having scan path for testing | |
| WO1991007754A1 (en) | Read-while-write-memory | |
| JPH0512900A (ja) | テスト機能を有する半導体記憶装置及びそのテスト方法 | |
| US5524226A (en) | Register file system for microcomputer including a decoding system for concurrently activating source and destination word lines | |
| JPH04270979A (ja) | プログラマブル論理素子及びその試験方法 | |
| JPH07307100A (ja) | メモリ集積回路 | |
| JP3538334B2 (ja) | メモリテスト方法、メモリテスト回路及び半導体集積回路 | |
| JP2511028B2 (ja) | メモリテスト方法 | |
| US6345005B2 (en) | Integrated circuit with efficient testing arrangement | |
| JP4151241B2 (ja) | 半導体試験装置のピンレジスタ回路 | |
| KR100459690B1 (ko) | 직접 액세스 모드 테스트를 위한 반도체 메모리장치 및 그테스트 방법 | |
| JPS6132756B2 (ja) |