JPH0225211B2 - - Google Patents
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- Publication number
- JPH0225211B2 JPH0225211B2 JP55171294A JP17129480A JPH0225211B2 JP H0225211 B2 JPH0225211 B2 JP H0225211B2 JP 55171294 A JP55171294 A JP 55171294A JP 17129480 A JP17129480 A JP 17129480A JP H0225211 B2 JPH0225211 B2 JP H0225211B2
- Authority
- JP
- Japan
- Prior art keywords
- pack
- electronic device
- circuit
- signal
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
- G06F15/0216—Constructional details or arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は卓上電子計算機等の電子機器におい
て、増設用のパツク等を追加挿入する際の方式に
関するものである。
て、増設用のパツク等を追加挿入する際の方式に
関するものである。
卓上電子計算機等にては、基本構成をできるだ
け小規模構成に仕上げておき、客の要望に応じて
上記電子計算機の規模を大きくするために、例え
ば三角函数の処理のプログラムが記憶されている
リード・オンリー・メモリー（ROM）が実装さ
れている函数ROMパツク、或いは外部の端末装
置等を処理するためのインターフエイスの処理機
構が構成されているインターフエイスパツク等が
用意されていて、上記電子計算機にはこれらのパ
ツクを挿入するためのスロツト（穴）が複数個装
備されており、このスロツトに上記パツクを挿入
して基本では比較的小規模の卓上電子計算機をよ
り上位の電子計算機に拡張して使用される。とこ
ろが、この上記パツクを電子計算機のスロツトに
挿入する際には、上記電子計算機の電源を１度
OFFにしてから、上記パツク類を挿入しないと
パツク内部の電気回路の破壊や、又上記電子計算
機内部でのパツク挿入時の信号ライン等のノイズ
による誤動作等が発生し、思いもよらぬ損害を受
けることになる。
け小規模構成に仕上げておき、客の要望に応じて
上記電子計算機の規模を大きくするために、例え
ば三角函数の処理のプログラムが記憶されている
リード・オンリー・メモリー（ROM）が実装さ
れている函数ROMパツク、或いは外部の端末装
置等を処理するためのインターフエイスの処理機
構が構成されているインターフエイスパツク等が
用意されていて、上記電子計算機にはこれらのパ
ツクを挿入するためのスロツト（穴）が複数個装
備されており、このスロツトに上記パツクを挿入
して基本では比較的小規模の卓上電子計算機をよ
り上位の電子計算機に拡張して使用される。とこ
ろが、この上記パツクを電子計算機のスロツトに
挿入する際には、上記電子計算機の電源を１度
OFFにしてから、上記パツク類を挿入しないと
パツク内部の電気回路の破壊や、又上記電子計算
機内部でのパツク挿入時の信号ライン等のノイズ
による誤動作等が発生し、思いもよらぬ損害を受
けることになる。
又上記パツク類を挿入するために卓上電子計算
機の電源をOFFにすることは、すでに記憶され
ているプログラムや計算データ類を消してしまう
か或いは一時それらを不揮発性のメモリーに特避
させねばならぬ。
機の電源をOFFにすることは、すでに記憶され
ているプログラムや計算データ類を消してしまう
か或いは一時それらを不揮発性のメモリーに特避
させねばならぬ。
本発明は上記のような事故及びオペレーターの
手間をはぶくことを目的とした電源をOFFせず
にパツク類を電子計算機に挿入することができる
ような方式を提供するものである。
手間をはぶくことを目的とした電源をOFFせず
にパツク類を電子計算機に挿入することができる
ような方式を提供するものである。
以下図に示した本発明の方式の一実施例を用い
て本発明の説明を行う。
て本発明の説明を行う。
第１図において、パツク１の内部にロジツク基
板２が実装されており、このロジツク基板上に例
えば三角函数用のROM（リード・オンリー・メ
モリー）及びこの周辺電気回路が実装されてい
る。このパツク１を本体の卓上電子計算機に挿入
した際、パツク１の内部のロジツク基板２と電気
的な接続をするためのコネクター４が上記電子計
算機内に設けられている。上記電子計算機内部に
は、又、上記コネクター４の挿入口より少し手前
に図の１点鎖線の位置にてスイツチのON／OFF
を検知するようにマイクロスイツチ３が設置され
ている。
板２が実装されており、このロジツク基板上に例
えば三角函数用のROM（リード・オンリー・メ
モリー）及びこの周辺電気回路が実装されてい
る。このパツク１を本体の卓上電子計算機に挿入
した際、パツク１の内部のロジツク基板２と電気
的な接続をするためのコネクター４が上記電子計
算機内に設けられている。上記電子計算機内部に
は、又、上記コネクター４の挿入口より少し手前
に図の１点鎖線の位置にてスイツチのON／OFF
を検知するようにマイクロスイツチ３が設置され
ている。
従つてパツク１が上記電子計算機のスロツトに
挿入されると、まずパツクの外壁がマイクロスイ
ツチ３の検知棒を上部へ押し上げてマイクロスイ
ツチ３の接点がONとなる。更にパツクを深く挿
入するとパツク内部のロジツク基板２のコンタク
ト部１６が上記電子計算機のコネクター４に挿入
され、コネクター４とロジツク基板のコンタクト
部６が接合する。そしてパツクを最深部まで挿入
すると、パツク上部にきざまれたミゾ５にマイク
ロスイツチの検知棒が入り、マイクロスイツチが
OFFする方向に逆もどりする。
挿入されると、まずパツクの外壁がマイクロスイ
ツチ３の検知棒を上部へ押し上げてマイクロスイ
ツチ３の接点がONとなる。更にパツクを深く挿
入するとパツク内部のロジツク基板２のコンタク
ト部１６が上記電子計算機のコネクター４に挿入
され、コネクター４とロジツク基板のコンタクト
部６が接合する。そしてパツクを最深部まで挿入
すると、パツク上部にきざまれたミゾ５にマイク
ロスイツチの検知棒が入り、マイクロスイツチが
OFFする方向に逆もどりする。
第２図に本発明の電気回路構成の一例図を示
す。上記のマイクロスイツチ３がパツクが挿入さ
れてONすると、アンプを１段通り、この出力Ａ
は更にワンシヨツトOS１に入力される。このOS
１は信号Ａの立下がりにてトリガーされる。この
ワンシヨツトの側の出力と信号ＡがANDゲー
ト８へ入力される。この信号Ａ及びOS１及びゲ
ート８の出力の波形を第３図示す。このゲート８
の出力信号が９〜１２のトライ・ステートのレシ
ーバーのトライ・ステイト・コントロール・ゲー
ト（第２の信号線に接続された回路）に入力さ
れ、マイクロスイツチ３がONされたことによ
り、このトライ・ステイト・コントロール・ゲー
ト入力信号が第３図の８の如く０レベルとなり、
９〜１２のトライ・ステイト・レシーバーの出力
端子はハイ・インピーダンスとなつてコネクター
４からの入力信号にどのようなノイズが入つてき
ても電子計算機内部には信号を伝えない。又、こ
のアンドゲート８の出力信号は、ドライバー１３
〜１５のトライ・ステイト・コントロール・ゲー
ト（第２の信号線に接続された回路）にも入つて
いるため、コネクター４（接続体）からの出力端
子もマイクロスイツチ３がON状態の時にはハ
イ・インピーダンスとなつて信号を外部へ、即ち
挿入されたパツクへ伝えなくなる。そしてパツク
１が完全に挿入されてしまうと、マイクロスイツ
チ３の検知棒がミゾ５に入るためにマイクロスイ
ツチ３はOFF状態にもどる。即ち、信号Ａは１
レベルになる。ところがマイクロスイツチにはチ
ヤタリングが存在するために、OS１はマイクロ
スイツチがOFF時にも動作する。従つて、アン
ドゲートの出力は第３図に示す如く、マイクロス
イツチ３がONになつた時より、マイクロスイツ
チ３がOFFになつた時からOS１の時間分後まで
０レベルとなる。即ち、パツクが挿入された時か
ら完全に挿入完了後、OS１の時間分後まで入出
力のインターフエイス回路は動作しない状態に保
持しておく。又信号Ａはワンシヨツト回路OS２
にも入力される。このOS２のＱの出力とＡとが
NANDゲート１６へ入力される。この出力信号
は、トランジスタＱ１のベースへ入力される。こ
のトランジスターによつてトランジスタＱ２を
ON／OFFされる。このトランジスタＱ２は挿入
されたパツクへ第１の信号線を介して電力を供給
させるためのトランジスタである。即ち、
NANDゲート１６の出力信号が０の時はこのト
ランジスタＱ２はOFFとなり、挿入パツクへ電
源を供給しない。第３図にて説明すると、マイク
ロSWがONになつた時、即ちパツクが挿入され
始めた時からマイクロSWがOFFになり、更に
OS２の時間分後までトランジスタＱ２はOFFと
なる。即ち、挿入開始から完全挿入終了までパツ
クには電源を供給しないことによりパツク内の電
気回路の破壊を防止する。又、計時手段であるワ
ンシヨツトOS１，OS２の時定数T1，T2をT1＞
T2としておくことにより、パツクに電源が完全
に供給され、パツク内の回路上の状態が落着いて
から計算機側はラインドライバー及びレシーバー
のトライ・ステイト・コントロールを１にするこ
とになる。これにより、完全に挿入パツク側が正
常状態になつてから計算機側がＩ／Ｏの信号を受
け付け、又、出力を開始するために誤動作は検出
されない。
す。上記のマイクロスイツチ３がパツクが挿入さ
れてONすると、アンプを１段通り、この出力Ａ
は更にワンシヨツトOS１に入力される。このOS
１は信号Ａの立下がりにてトリガーされる。この
ワンシヨツトの側の出力と信号ＡがANDゲー
ト８へ入力される。この信号Ａ及びOS１及びゲ
ート８の出力の波形を第３図示す。このゲート８
の出力信号が９〜１２のトライ・ステートのレシ
ーバーのトライ・ステイト・コントロール・ゲー
ト（第２の信号線に接続された回路）に入力さ
れ、マイクロスイツチ３がONされたことによ
り、このトライ・ステイト・コントロール・ゲー
ト入力信号が第３図の８の如く０レベルとなり、
９〜１２のトライ・ステイト・レシーバーの出力
端子はハイ・インピーダンスとなつてコネクター
４からの入力信号にどのようなノイズが入つてき
ても電子計算機内部には信号を伝えない。又、こ
のアンドゲート８の出力信号は、ドライバー１３
〜１５のトライ・ステイト・コントロール・ゲー
ト（第２の信号線に接続された回路）にも入つて
いるため、コネクター４（接続体）からの出力端
子もマイクロスイツチ３がON状態の時にはハ
イ・インピーダンスとなつて信号を外部へ、即ち
挿入されたパツクへ伝えなくなる。そしてパツク
１が完全に挿入されてしまうと、マイクロスイツ
チ３の検知棒がミゾ５に入るためにマイクロスイ
ツチ３はOFF状態にもどる。即ち、信号Ａは１
レベルになる。ところがマイクロスイツチにはチ
ヤタリングが存在するために、OS１はマイクロ
スイツチがOFF時にも動作する。従つて、アン
ドゲートの出力は第３図に示す如く、マイクロス
イツチ３がONになつた時より、マイクロスイツ
チ３がOFFになつた時からOS１の時間分後まで
０レベルとなる。即ち、パツクが挿入された時か
ら完全に挿入完了後、OS１の時間分後まで入出
力のインターフエイス回路は動作しない状態に保
持しておく。又信号Ａはワンシヨツト回路OS２
にも入力される。このOS２のＱの出力とＡとが
NANDゲート１６へ入力される。この出力信号
は、トランジスタＱ１のベースへ入力される。こ
のトランジスターによつてトランジスタＱ２を
ON／OFFされる。このトランジスタＱ２は挿入
されたパツクへ第１の信号線を介して電力を供給
させるためのトランジスタである。即ち、
NANDゲート１６の出力信号が０の時はこのト
ランジスタＱ２はOFFとなり、挿入パツクへ電
源を供給しない。第３図にて説明すると、マイク
ロSWがONになつた時、即ちパツクが挿入され
始めた時からマイクロSWがOFFになり、更に
OS２の時間分後までトランジスタＱ２はOFFと
なる。即ち、挿入開始から完全挿入終了までパツ
クには電源を供給しないことによりパツク内の電
気回路の破壊を防止する。又、計時手段であるワ
ンシヨツトOS１，OS２の時定数T1，T2をT1＞
T2としておくことにより、パツクに電源が完全
に供給され、パツク内の回路上の状態が落着いて
から計算機側はラインドライバー及びレシーバー
のトライ・ステイト・コントロールを１にするこ
とになる。これにより、完全に挿入パツク側が正
常状態になつてから計算機側がＩ／Ｏの信号を受
け付け、又、出力を開始するために誤動作は検出
されない。
上記の如く本発明を用いると、パツクの挿入に
対応して先ず電源回路を除く各種信号線が接続さ
れ、その後、該パツクに対して電力が供給される
構成であるから、電力が供給された状態で各種信
号線が接続される場合に発生する信号線のノイズ
が除去できる。つまり、前述したパツクの挿入を
実施すれば、挿入動作実行中はパツクと卓上電子
計算機内部との信号の送受回路は完全に切り離さ
れており、計算機内部には何らの防害も与えずに
すむ。又、パツクへの電源供給も挿入実行中は完
全に切り離されており、パツク内部の電気回路を
破壊する恐れもない。又、完全に挿入完了後、電
源が供給され、次にある時間後信号が能動状態と
なるために、電源供給直後に起こる電気的不安定
からの誤動作も生じない。このように、オペレー
ターに不必要な注意を強いることなく、非常に有
意義である。
対応して先ず電源回路を除く各種信号線が接続さ
れ、その後、該パツクに対して電力が供給される
構成であるから、電力が供給された状態で各種信
号線が接続される場合に発生する信号線のノイズ
が除去できる。つまり、前述したパツクの挿入を
実施すれば、挿入動作実行中はパツクと卓上電子
計算機内部との信号の送受回路は完全に切り離さ
れており、計算機内部には何らの防害も与えずに
すむ。又、パツクへの電源供給も挿入実行中は完
全に切り離されており、パツク内部の電気回路を
破壊する恐れもない。又、完全に挿入完了後、電
源が供給され、次にある時間後信号が能動状態と
なるために、電源供給直後に起こる電気的不安定
からの誤動作も生じない。このように、オペレー
ターに不必要な注意を強いることなく、非常に有
意義である。
第１図は本発明の機械的構成の一例図、第２図
は本発明の電気的な構成の一例図、第３図はその
タイミングチヤート図である。 図において、１……パツク、２……パツク内ロ
ジツク基板、３……マイクロスイツチ、４……計
算機内のコネクター、５……パツクのミゾ部、６
……プリント基板コンタクト部、７……アンプ、
８……ANDゲート、９，１０，１１，１２……
トライ・ステイト・ライン・レシーバー、１３，
１４，１５……トライ・ステイト・ライン・ドラ
イバー、１６……NANDゲート。
は本発明の電気的な構成の一例図、第３図はその
タイミングチヤート図である。 図において、１……パツク、２……パツク内ロ
ジツク基板、３……マイクロスイツチ、４……計
算機内のコネクター、５……パツクのミゾ部、６
……プリント基板コンタクト部、７……アンプ、
８……ANDゲート、９，１０，１１，１２……
トライ・ステイト・ライン・レシーバー、１３，
１４，１５……トライ・ステイト・ライン・ドラ
イバー、１６……NANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 記憶要素とその周辺電気回路を実装して成る
回路パツクを着脱可能としてその装置により該回
路パツクとの間に信号伝送を行わせる電子機器に
おいて、前記電子機器に対して回路パツクが装着
途中状態であるか若しくは装着完了直後であるか
を検知する検知手段と、前記検知手段により回路
パツクが前記装着途中状態であることを検知する
と前記電子機器側の回路による信号伝送を停止状
態にさせ、前記装着完了直後であることを検知す
ると前記電子機器側から回路パツクへ電源を供給
した後に該信号伝送を実行する制御手段とを備え
たことを特徴とする電子機器。 ２ 前記検知手段は回路パツクの所定位置に形成
した溝部によつて動作するスイツチを備えたこと
を特徴とする特許請求の範囲第１項記載の電子機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55171294A JPS5794845A (en) | 1980-12-03 | 1980-12-03 | Electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55171294A JPS5794845A (en) | 1980-12-03 | 1980-12-03 | Electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794845A JPS5794845A (en) | 1982-06-12 |
| JPH0225211B2 true JPH0225211B2 (ja) | 1990-06-01 |
Family
ID=15920629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55171294A Granted JPS5794845A (en) | 1980-12-03 | 1980-12-03 | Electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5794845A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101098A (ja) * | 1982-11-30 | 1984-06-11 | Toshiba Corp | 記憶装置における記憶情報の喪失防止装置 |
| JPS60167049A (ja) * | 1984-02-09 | 1985-08-30 | Trio Kenwood Corp | 記憶デ−タ転送方式 |
| JPS6242199U (ja) * | 1985-09-03 | 1987-03-13 | ||
| JPS62169848U (ja) * | 1986-04-17 | 1987-10-28 | ||
| JPH01137389A (ja) * | 1987-11-25 | 1989-05-30 | Mutoh Ind Ltd | Ｉｃメモリを内蔵したカセット |
| JPH0340012A (ja) * | 1990-07-12 | 1991-02-20 | Seiko Epson Corp | 接続システム |
| JPH0752378B2 (ja) * | 1990-08-24 | 1995-06-05 | セイコーエプソン株式会社 | 情報処理装置 |
| JPH06134158A (ja) * | 1992-10-23 | 1994-05-17 | Janome Sewing Mach Co Ltd | データカードの安全検出装置を備えたミシン |
| JPH11110886A (ja) * | 1997-10-02 | 1999-04-23 | Nippon Columbia Co Ltd | ディスク装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519351A (ja) * | 1974-07-12 | 1976-01-26 | Hitachi Ltd | |
| JPS51108519A (ja) * | 1975-03-19 | 1976-09-25 | Hitachi Ltd | Katsusensobatsukanona puraguin patsukeeji |
-
1980
- 1980-12-03 JP JP55171294A patent/JPS5794845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794845A (en) | 1982-06-12 |
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