JPH02252200A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02252200A JPH02252200A JP1072526A JP7252689A JPH02252200A JP H02252200 A JPH02252200 A JP H02252200A JP 1072526 A JP1072526 A JP 1072526A JP 7252689 A JP7252689 A JP 7252689A JP H02252200 A JPH02252200 A JP H02252200A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特に半導体メモリのホ
ールド不良検出回路に関する。
ールド不良検出回路に関する。
従来、この種の半導体集積回路では、記憶回路を構成し
ているトランジスタのリークかもとで、ホールド不良（
保持電流がバイパスされ、記憶が保てなくなる事）を起
こす場合がある。
ているトランジスタのリークかもとで、ホールド不良（
保持電流がバイパスされ、記憶が保てなくなる事）を起
こす場合がある。
この例を第３図を用いて説明する。第３図は従来のＥＣ
Ｌ（エミッタ結合論理）。ＲＡＭ（：１７ンダムーアク
セス・メモリ）のメモリセルとワード線、及び保持電流
回路を示す回路図である。
Ｌ（エミッタ結合論理）。ＲＡＭ（：１７ンダムーアク
セス・メモリ）のメモリセルとワード線、及び保持電流
回路を示す回路図である。
ワードトップ線５．ワードボトム線６と、デジット線２
１に囲まれた領域に、多＃、（１，・・・、ｎ）のメモ
リセル３，４・・・を有する。このメモリセル３．４は
、一対のセルトランジスタ８と、ツェナ−ダイオード１
２．１３と、抵抗１０．１１とからなる。各メモリセル
３から流出する電流工１．・・・Ｉｎまとめて、電流Ｉ
Ｈとなり、ｎｐｎトランジスタのコレクタに印加され、
抵抗１４を介して定電圧源に流れる。保持電圧（ＶＢＨ
） 回路１は、トランジスタ１７．１９と、トランジス
タ１９のコレクタに接続された抵抗１８と、トランジス
タのエミッタに直列接続された抵抗１５．１６とからな
る。トランジスタ１７０ベースは抵抗１８の一端とパッ
ド２とｆこ接続され、トランジスタ１９のベースは抵抗
１５．１６の共通接続点に接続される。また、トランジ
スタ１７のエミッタはトランジスタのベースに接続され
る。ワードトップ線５は、ｎｐｎトランジスタ２ｏを介
して、接続される。
１に囲まれた領域に、多＃、（１，・・・、ｎ）のメモ
リセル３，４・・・を有する。このメモリセル３．４は
、一対のセルトランジスタ８と、ツェナ−ダイオード１
２．１３と、抵抗１０．１１とからなる。各メモリセル
３から流出する電流工１．・・・Ｉｎまとめて、電流Ｉ
Ｈとなり、ｎｐｎトランジスタのコレクタに印加され、
抵抗１４を介して定電圧源に流れる。保持電圧（ＶＢＨ
） 回路１は、トランジスタ１７．１９と、トランジス
タ１９のコレクタに接続された抵抗１８と、トランジス
タのエミッタに直列接続された抵抗１５．１６とからな
る。トランジスタ１７０ベースは抵抗１８の一端とパッ
ド２とｆこ接続され、トランジスタ１９のベースは抵抗
１５．１６の共通接続点に接続される。また、トランジ
スタ１７のエミッタはトランジスタのベースに接続され
る。ワードトップ線５は、ｎｐｎトランジスタ２ｏを介
して、接続される。
第３図において、仮にワードトップ線５とワードボトム
線６とが、数十にΩのインピーダンスを持つトランジス
タリーク９でショートされている場合、保持電流の一部
ＩＧはり−クバスを流れる。
線６とが、数十にΩのインピーダンスを持つトランジス
タリーク９でショートされている場合、保持電流の一部
ＩＧはり−クバスを流れる。
すると、メモリセル３には本来よりも少ない保持電流〔
Ｉｌ〜Ｉｎ〕Ｌか流れない。このため、データを保持で
きなくなる。このような不良品は、ウェハーチエツクの
段階で除去し、その後の工数を減らすようにしなければ
ならない。
Ｉｌ〜Ｉｎ〕Ｌか流れない。このため、データを保持で
きなくなる。このような不良品は、ウェハーチエツクの
段階で除去し、その後の工数を減らすようにしなければ
ならない。
しかしながら、ホールド不良は比較的長いテストサイク
ルでしか発見できない不良であるので、ウェハーチエツ
クで除去しようとすると、非常に長い時間を費やすこと
をこなる。
ルでしか発見できない不良であるので、ウェハーチエツ
クで除去しようとすると、非常に長い時間を費やすこと
をこなる。
そこで、従来は次のような方法でホールド不良検出が行
なわれた。第３図１こ示すように、保持電流回路のベー
スに入力される定電圧源Ｖ［ｌＨ内部からパッド２をと
り出す。次にこのパッド２Ｉこ外部から電位を与えてト
ランジスタ７０ベースの電位ＶＢＨを下ける。電位ＶＢ
Ｈが下がれば、保持電流ＩＨは減少する。もし、前述の
ようにトランジスタのリーク９があるとすれば、保持電
流ＩＨを減らす事ｔこまって、不良は顕著に検出できる
。良品なら記憶を保ち得る電位ＶＢＴ（の下は幅に対し
て、もしリーク９が存在すれば、記憶が保持できないこ
とから検出される。
なわれた。第３図１こ示すように、保持電流回路のベー
スに入力される定電圧源Ｖ［ｌＨ内部からパッド２をと
り出す。次にこのパッド２Ｉこ外部から電位を与えてト
ランジスタ７０ベースの電位ＶＢＨを下ける。電位ＶＢ
Ｈが下がれば、保持電流ＩＨは減少する。もし、前述の
ようにトランジスタのリーク９があるとすれば、保持電
流ＩＨを減らす事ｔこまって、不良は顕著に検出できる
。良品なら記憶を保ち得る電位ＶＢＴ（の下は幅に対し
て、もしリーク９が存在すれば、記憶が保持できないこ
とから検出される。
しかしながら、前述した従来のホールド不良検出の場合
は、外部からパッド２１こ与える電位と、保持ｔＩＬ流
ＩＨとの相関を事前に測定しておく必要がある。しかも
、製品の中には製造段階でのばらつき等によって、測定
結果とは必ずしも対応がとれていない場合がある。この
場合、保持電流ＩＨを減らしすぎて、良品を不良品と見
誤る危険性があるという欠点があり、また組立て後に、
従来の方法で、測定するためには、外部に、測定専用ピ
ンを出す必要があるという欠点がある。
は、外部からパッド２１こ与える電位と、保持ｔＩＬ流
ＩＨとの相関を事前に測定しておく必要がある。しかも
、製品の中には製造段階でのばらつき等によって、測定
結果とは必ずしも対応がとれていない場合がある。この
場合、保持電流ＩＨを減らしすぎて、良品を不良品と見
誤る危険性があるという欠点があり、また組立て後に、
従来の方法で、測定するためには、外部に、測定専用ピ
ンを出す必要があるという欠点がある。
本発明の目的は、前記欠点が解決され、不良となるトラ
ンジスタリークを容易に検出できるようにした半導体集
積回路を提供することにある。
ンジスタリークを容易に検出できるようにした半導体集
積回路を提供することにある。
本発明の構成は、一対のマルチ・エミッタ型バイポーラ
トランジスタのベースとコレクタとが互いに交叉結合し
てなるフリップフロップ回路を有する記憶回路を記憶単
位とし、前記記憶単位は前記コレクタが負荷を介して一
方のワード線に接続され、前言己トランジスタの一方の
エミッタ（まそれぞれデジット線に接続され、前記トラ
ンジスタの他方のエミッタが他方のワード線に共通に接
続され、前記記憶単位でマトリックスを形成されてなる
半導体集積回路において、前記一方のワード線に第１の
ダイオードの陽極が接続され、前記第１のダイオードの
陰極は最高電位に接続され、前記他方のワード線が第２
のダイオードの陰極に接続され、前記第２のダイオード
の陽極はそれぞれ共通に接続されて、測定端子まで導か
れていることを特徴とする。
トランジスタのベースとコレクタとが互いに交叉結合し
てなるフリップフロップ回路を有する記憶回路を記憶単
位とし、前記記憶単位は前記コレクタが負荷を介して一
方のワード線に接続され、前言己トランジスタの一方の
エミッタ（まそれぞれデジット線に接続され、前記トラ
ンジスタの他方のエミッタが他方のワード線に共通に接
続され、前記記憶単位でマトリックスを形成されてなる
半導体集積回路において、前記一方のワード線に第１の
ダイオードの陽極が接続され、前記第１のダイオードの
陰極は最高電位に接続され、前記他方のワード線が第２
のダイオードの陰極に接続され、前記第２のダイオード
の陽極はそれぞれ共通に接続されて、測定端子まで導か
れていることを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体集積回路を示す回路
図である。第１図ｔこおいて、本実施例の半導体集積回
路は、ワードトップ線３３．ワードボトム線３１とデジ
ット線４１．４２との交わる位置に、メモリセル２２，
２３，２４．２５．・・・が各々設けらｉ’している。
図である。第１図ｔこおいて、本実施例の半導体集積回
路は、ワードトップ線３３．ワードボトム線３１とデジ
ット線４１．４２との交わる位置に、メモリセル２２，
２３，２４．２５．・・・が各々設けらｉ’している。
メモリセル２２は、他のメモリセルと同様に、一対のダ
イオード３４．３５一対の抵抗３６．３７、一対のセル
トランジスタ３８．３９とを備えている。ワードトップ
線３３の一端は、ダイオード３０を介して、最高電位端
４０１こ接続されている。ワードボトムＩＩｉ！３１，
４５の一端は、各々ダイオード２９．４３を介して、パ
ッド２８に接続されている。次のワードトップ線４４の
一端は、ワードトップ線３３と同様に、ダイオード３２
を介して、最高電位端に接続されている。ワードトップ
線３３．４４の他端は、ｎｐｎ ）ランジスタ２６．２
７を介で、接続されている。
イオード３４．３５一対の抵抗３６．３７、一対のセル
トランジスタ３８．３９とを備えている。ワードトップ
線３３の一端は、ダイオード３０を介して、最高電位端
４０１こ接続されている。ワードボトムＩＩｉ！３１，
４５の一端は、各々ダイオード２９．４３を介して、パ
ッド２８に接続されている。次のワードトップ線４４の
一端は、ワードトップ線３３と同様に、ダイオード３２
を介して、最高電位端に接続されている。ワードトップ
線３３．４４の他端は、ｎｐｎ ）ランジスタ２６．２
７を介で、接続されている。
メモリセル２２は、２個のエミッタ型バイポーラトラン
ジスタ３８．３９から成るフリップフロップ回路で、一
方のエミッタが、共通にワードボトム線３１に接続され
、ベース及びコレクタが負荷抵抗３６．３７を介して共
通にワードトップ線３３に接続して成る記憶回路を有す
る半導体集積回路に２いて、ワードトップ線３３と最高
電位端４０を、それぞれ陽極、陰極に接続するダイオー
ド３０と、測定端子（パッド２８）と、そしてワードボ
トム線３１と前記測定端子を、それぞれ陰極、陽極に接
続するダイオード２９とを有している。
ジスタ３８．３９から成るフリップフロップ回路で、一
方のエミッタが、共通にワードボトム線３１に接続され
、ベース及びコレクタが負荷抵抗３６．３７を介して共
通にワードトップ線３３に接続して成る記憶回路を有す
る半導体集積回路に２いて、ワードトップ線３３と最高
電位端４０を、それぞれ陽極、陰極に接続するダイオー
ド３０と、測定端子（パッド２８）と、そしてワードボ
トム線３１と前記測定端子を、それぞれ陰極、陽極に接
続するダイオード２９とを有している。
本実施例は、最高電位端４０とワードトップ線３３とが
ダイオード３０を介して接続され、ワードボトム線３１
がダイオード２９を介して、測定端子であるパッド２８
と結ばれている。
ダイオード３０を介して接続され、ワードボトム線３１
がダイオード２９を介して、測定端子であるパッド２８
と結ばれている。
ホールド不良の検出を行う場合の動作は次のとおりであ
る。パッド２８とＶｃｃ最高電位端４０との間に、電位
を与えていく。このときダイオード３０とダイオード２
９のしきい値電圧ＶｆｌとＶｆ２の和（Ｖｆｔ＋Ｖｆｚ
〕をこえる電位が与えられた時点で、電流の流れが測定
されれば、リークが存在することになる。リークがない
場合、電流の流れはもし流れるとすれば、セルトランジ
スタ３８゜３９を介して流れることをこなるが、トラン
ジスタのエミッターベース（ＥＢ）耐圧は３ｖ程度と大
きいので、この経路で流れる電流のため、リークが存在
するとしてしまうような誤りは生じない。
る。パッド２８とＶｃｃ最高電位端４０との間に、電位
を与えていく。このときダイオード３０とダイオード２
９のしきい値電圧ＶｆｌとＶｆ２の和（Ｖｆｔ＋Ｖｆｚ
〕をこえる電位が与えられた時点で、電流の流れが測定
されれば、リークが存在することになる。リークがない
場合、電流の流れはもし流れるとすれば、セルトランジ
スタ３８゜３９を介して流れることをこなるが、トラン
ジスタのエミッターベース（ＥＢ）耐圧は３ｖ程度と大
きいので、この経路で流れる電流のため、リークが存在
するとしてしまうような誤りは生じない。
第２図は本発明の他の実施例の半導体集積回路を示す回
路図である。第２図１こおいて、本実施例の半導体集積
回路は、第１図と同様なメモリセル２２．２３，２４，
２５．ワードトップ線３３゜ワードボトム線３１．トラ
ンジスタ２６等があり、第１図と異なる部分は、ツェナ
ーダイオード４６゜出力トランジスタ４８．抵抗４７．
出力回路専用電源端子４９からなる回路部分である。ダ
イオード２９．４３は共通接続され、ツェナーダイオー
ド４６を介して、端子４９とトランジスタ４８のコレク
タに接続され、トランジスタ４８のベースは抵抗４７を
介して接地されている。測定端子として、ツェナーダイ
オード４６とＶｃｃ出力回路専用電源端子４９とからな
る測定端子を持ち、他は前述の実施例と同じである。
路図である。第２図１こおいて、本実施例の半導体集積
回路は、第１図と同様なメモリセル２２．２３，２４，
２５．ワードトップ線３３゜ワードボトム線３１．トラ
ンジスタ２６等があり、第１図と異なる部分は、ツェナ
ーダイオード４６゜出力トランジスタ４８．抵抗４７．
出力回路専用電源端子４９からなる回路部分である。ダ
イオード２９．４３は共通接続され、ツェナーダイオー
ド４６を介して、端子４９とトランジスタ４８のコレク
タに接続され、トランジスタ４８のベースは抵抗４７を
介して接地されている。測定端子として、ツェナーダイ
オード４６とＶｃｃ出力回路専用電源端子４９とからな
る測定端子を持ち、他は前述の実施例と同じである。
ホールド不良の検出を行う場合の動作は次のとおりであ
る。出力回路専用電源端子４９に、前述の電位（Ｖｆｔ
＋Ｖｆ２） ζこツェナーダイオード４６の耐圧■３
を加えた電位〔Ｖｆｌ＋Ｖｆｚ＋■３〕をこえる電位を
与えることによって、電流の流れが測定されればリーク
があり、電流が測定されなけれはリークがないことがわ
かる。この測定は組立て後も、外部ビンをとおして行う
ことができる。
る。出力回路専用電源端子４９に、前述の電位（Ｖｆｔ
＋Ｖｆ２） ζこツェナーダイオード４６の耐圧■３
を加えた電位〔Ｖｆｌ＋Ｖｆｚ＋■３〕をこえる電位を
与えることによって、電流の流れが測定されればリーク
があり、電流が測定されなけれはリークがないことがわ
かる。この測定は組立て後も、外部ビンをとおして行う
ことができる。
前記実施例はいずれも、ワードトップ線３３とＶｃｃ最
高電位端４０とをタイオード３０．３２で接続し、ワー
ドボトム線３１を測定端子（パッド２８、又は端子４９
）とダイオード２９．４３とで接続し、この測定端子に
最高電位Ｖｃｃより高い電位を与えることで、測定端子
から電流が流れていくかどうかを測定するととζこなる
が、ＥＢ耐圧が小さくないので、良品でも電流が流れ得
る唯一の可能性であるセルトランジスタ３８．３９を介
してのワードボトム線３１からワードトップ線３０へと
流れる電流と、リークにより流れる電流とを、測定端子
に与える電位の大きさによってはっきりと区別できる。
高電位端４０とをタイオード３０．３２で接続し、ワー
ドボトム線３１を測定端子（パッド２８、又は端子４９
）とダイオード２９．４３とで接続し、この測定端子に
最高電位Ｖｃｃより高い電位を与えることで、測定端子
から電流が流れていくかどうかを測定するととζこなる
が、ＥＢ耐圧が小さくないので、良品でも電流が流れ得
る唯一の可能性であるセルトランジスタ３８．３９を介
してのワードボトム線３１からワードトップ線３０へと
流れる電流と、リークにより流れる電流とを、測定端子
に与える電位の大きさによってはっきりと区別できる。
すなわち電流が流れた事からリークの存在を正確に測定
でき、それ改良品を不良品と判定することも、不良品を
良品と判定することもないという効果がある。これは従
来の技術では非常に難かしかった点である。
でき、それ改良品を不良品と判定することも、不良品を
良品と判定することもないという効果がある。これは従
来の技術では非常に難かしかった点である。
また特に他の実施例では、測定端子を、ツェナ−ダイオ
ード４６を用いるととにより、出力専用電源端子４９と
共有させることにより、組立て後もホールド不良の検出
が行なえるという、従来の技術では不可能であった事を
可能にすることができる。これは組立て後に、不良品を
簡単に選別するという点で効果が犬である。また測定端
子が、出力専用電源端子４９と共有できることから、新
たｔこ特別なビンを加える必要性がない。これは、標準
品としての特徴を失うことがないという利点を持つ。
ード４６を用いるととにより、出力専用電源端子４９と
共有させることにより、組立て後もホールド不良の検出
が行なえるという、従来の技術では不可能であった事を
可能にすることができる。これは組立て後に、不良品を
簡単に選別するという点で効果が犬である。また測定端
子が、出力専用電源端子４９と共有できることから、新
たｔこ特別なビンを加える必要性がない。これは、標準
品としての特徴を失うことがないという利点を持つ。
以上説明したように、本発明は、不良品と良品との判別
が正確にでき、新たにピンを付加する必要がないという
効果がある。
が正確にでき、新たにピンを付加する必要がないという
効果がある。
１・・・・・・保持電圧回路、２，２８・・・・・・パ
ッド、３゜４・・・・・・メモリセル、５．３３・・・
・・・ワードトップ線、６．３１・・・・・・ワードボ
トム線、７，１７，２０゜２６．２７．４８・・・・−
・ｎｐｎ）ランジスタ、８゜３８．３９・・・・・・セ
ルトランジスタ、１０，１１゜１４．１５，１６，１８
．３６．３７．４７・・・・・・抵抗、１２，１３，３
４，３５．４６・・・・・・ツェナーダイオード、２９
．３０．３２．４３・・・・・・ダイオード、９・・・
・・・トランジスタ・リーク、２２゜２３．２４．２５
・・・・・・メモリセル、２１．４０・・・・・・最高
電位端、４１．４２・・・・・・デジット線。
ッド、３゜４・・・・・・メモリセル、５．３３・・・
・・・ワードトップ線、６．３１・・・・・・ワードボ
トム線、７，１７，２０゜２６．２７．４８・・・・−
・ｎｐｎ）ランジスタ、８゜３８．３９・・・・・・セ
ルトランジスタ、１０，１１゜１４．１５，１６，１８
．３６．３７．４７・・・・・・抵抗、１２，１３，３
４，３５．４６・・・・・・ツェナーダイオード、２９
．３０．３２．４３・・・・・・ダイオード、９・・・
・・・トランジスタ・リーク、２２゜２３．２４．２５
・・・・・・メモリセル、２１．４０・・・・・・最高
電位端、４１．４２・・・・・・デジット線。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例の半導体集積回路の回路図、
第２図は本発明の他の実施例の半導体集積回路の回路図
、第３図は従来の半導体集積回路の回路図である。
第２図は本発明の他の実施例の半導体集積回路の回路図
、第３図は従来の半導体集積回路の回路図である。
Claims (1)
- 一対のマルチ・エミッタ型バイポーラトランジスタのベ
ースとコレクタとが互いに交叉結合してなるフリップフ
ロップ回路を有する記憶回路を記憶単位とし、前記記憶
単位は前記コレクタが負荷を介して一方のワード線に接
続され、前記トランジスタの一方のエミッタはそれぞれ
デジット線に接続され、前記トランジスタの他方のエミ
ッタが他方のワード線に共通に接続され、前記記憶単位
でマトリックスを形成されてなる半導体集積回路におい
て、前記一方のワード線に第１のダイオードの陽極が接
続され、前記第１のダイオードの陰極は最高電位に接続
され、前記他方のワード線が第２のダイオードの陰極に
接続され、前記第２のダイオードの陽極はそれぞれ共通
に接続されて、測定端子まで導かれていることを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072526A JPH02252200A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072526A JPH02252200A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252200A true JPH02252200A (ja) | 1990-10-09 |
Family
ID=13491867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072526A Pending JPH02252200A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252200A (ja) |
-
1989
- 1989-03-24 JP JP1072526A patent/JPH02252200A/ja active Pending
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