JPH0794683A - 自己診断機能を有する半導体集積回路装置 - Google Patents
自己診断機能を有する半導体集積回路装置Info
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- JPH0794683A JPH0794683A JP5239341A JP23934193A JPH0794683A JP H0794683 A JPH0794683 A JP H0794683A JP 5239341 A JP5239341 A JP 5239341A JP 23934193 A JP23934193 A JP 23934193A JP H0794683 A JPH0794683 A JP H0794683A
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- Japan
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- circuit
- semiconductor integrated
- transistor
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- integrated circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
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Abstract
(57)【要約】 （修正有）
【目的】回路を構成する半導体デバイスの性能が製造規
格内にあるか否かを各チップごとに自己診断する手段及
び、その診断結果を示す信号により集積回路装置の良否
判定をチップごとに行なう手段を備えた半導体集積回路
装置を提供する。 【構成】入力端子１への所定の入力信号に応じて、出力
端子２に所定の出力信号を発生する信号処理回路１０
と、信号処理回路１０を構成するＭＯＳトランジスタＱ
1 〜Ｑ4 の少なくとも１つと同一寸法を有する診断用ト
ランジスタＱDDT をその構成要素とし、そのトランジス
タＱDDT のドレイン電流と基準トランジスタＱREF のド
レイン電流を比較することによって、トランジスタＱ
DDT の特性良否を自己診断する診断回路２０とから構成
され、診断回路２０が発生する判定結果信号により信号
処理回路１０の外部出力端子２の出力可否を制御する。
格内にあるか否かを各チップごとに自己診断する手段及
び、その診断結果を示す信号により集積回路装置の良否
判定をチップごとに行なう手段を備えた半導体集積回路
装置を提供する。 【構成】入力端子１への所定の入力信号に応じて、出力
端子２に所定の出力信号を発生する信号処理回路１０
と、信号処理回路１０を構成するＭＯＳトランジスタＱ
1 〜Ｑ4 の少なくとも１つと同一寸法を有する診断用ト
ランジスタＱDDT をその構成要素とし、そのトランジス
タＱDDT のドレイン電流と基準トランジスタＱREF のド
レイン電流を比較することによって、トランジスタＱ
DDT の特性良否を自己診断する診断回路２０とから構成
され、診断回路２０が発生する判定結果信号により信号
処理回路１０の外部出力端子２の出力可否を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体デバイスの性能の良否をチップごと
に判定する手段を有する半導体集積回路装置に関する。
関し、特に、半導体デバイスの性能の良否をチップごと
に判定する手段を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は高集積化、
高密度化、高性能化が著しく進み、同時に種々の製造上
の問題が発生してきている。１つには、製造時のデバイ
ス特性のばらつきに起因する回路性能のばらつきが顧客
の要求する回路性能、特に動作スピードのばらつきと同
等程度になり、動作はするがスピードが満足しない製品
の発生率が高まってきていることであり、第２には、こ
のような回路性能のばらつきは、ウェハー製造時の諸規
格を厳しくすれば小さくすることができるが、そのよう
にしたとき、半導体ウェハー全面のすべてのチップが必
ずしも製造規格のすべてを満足することが困難になって
きている点である。この為、従来行なってきたウェハー
単位での管理から、チップ単位での管理へ変える工夫が
必要となってきている。即ち、個々のチップに対し、各
デバイスの特性が製造規格内にあるか否かを検査する必
要性が高まってきている。
高密度化、高性能化が著しく進み、同時に種々の製造上
の問題が発生してきている。１つには、製造時のデバイ
ス特性のばらつきに起因する回路性能のばらつきが顧客
の要求する回路性能、特に動作スピードのばらつきと同
等程度になり、動作はするがスピードが満足しない製品
の発生率が高まってきていることであり、第２には、こ
のような回路性能のばらつきは、ウェハー製造時の諸規
格を厳しくすれば小さくすることができるが、そのよう
にしたとき、半導体ウェハー全面のすべてのチップが必
ずしも製造規格のすべてを満足することが困難になって
きている点である。この為、従来行なってきたウェハー
単位での管理から、チップ単位での管理へ変える工夫が
必要となってきている。即ち、個々のチップに対し、各
デバイスの特性が製造規格内にあるか否かを検査する必
要性が高まってきている。
【０００３】このような要求を満した半導体集積回路装
置としては、従来、図４にその回路図を示す特開平２−
１４０９４７号公報（特願昭６３−２９５０１２号公
報）に開示された集積回路装置がある。図４を参照する
と、この図に示される半導体集積回路装置は、外部端子
Ｏ１０とグランド線との間に接続され検査の対象となる
トランジスタＴｒ１０と、外部端子Ｏ１１とトランジス
タＴｒ１０のゲート電極との間に接続されるトランジス
タＴｒ１２と、トランジスタＴｒ１０のゲート電極とグ
ランド線との間に接続されるトランジスタＴｒ１１とで
構成され、テスト用信号ＴＥＳＴの“０”，“１”によ
りトランジスタＴｒ１２とトランジスタＴｒ１１とのど
ちらか一方をオンさせるものである。トランジスタＴｒ
１２をオンさせた場合には、外部端子Ｏ１０及び外部端
子Ｏ１１よりトランジスタＴｒ１０にそれぞれドレイン
電圧（電流）及びゲート電圧を供給し、検査対象のトラ
ンジスタＴｒ１０の特性を測定することが可能となる。
一方、トランジスタＴｒ１１をオンさせた場合には、ト
ランジスタＴｒ１０をオフさせると共に出力バッファＢ
ｕｆ１０及びＢｕｆ１１を活性化し、これら出力バッフ
ァＢｕｆ１０及びＢｕｆ１１の出力信号を外部端子Ｏ１
０，Ｏ１１に出力することができる。
置としては、従来、図４にその回路図を示す特開平２−
１４０９４７号公報（特願昭６３−２９５０１２号公
報）に開示された集積回路装置がある。図４を参照する
と、この図に示される半導体集積回路装置は、外部端子
Ｏ１０とグランド線との間に接続され検査の対象となる
トランジスタＴｒ１０と、外部端子Ｏ１１とトランジス
タＴｒ１０のゲート電極との間に接続されるトランジス
タＴｒ１２と、トランジスタＴｒ１０のゲート電極とグ
ランド線との間に接続されるトランジスタＴｒ１１とで
構成され、テスト用信号ＴＥＳＴの“０”，“１”によ
りトランジスタＴｒ１２とトランジスタＴｒ１１とのど
ちらか一方をオンさせるものである。トランジスタＴｒ
１２をオンさせた場合には、外部端子Ｏ１０及び外部端
子Ｏ１１よりトランジスタＴｒ１０にそれぞれドレイン
電圧（電流）及びゲート電圧を供給し、検査対象のトラ
ンジスタＴｒ１０の特性を測定することが可能となる。
一方、トランジスタＴｒ１１をオンさせた場合には、ト
ランジスタＴｒ１０をオフさせると共に出力バッファＢ
ｕｆ１０及びＢｕｆ１１を活性化し、これら出力バッフ
ァＢｕｆ１０及びＢｕｆ１１の出力信号を外部端子Ｏ１
０，Ｏ１１に出力することができる。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置には以下に示す問題点があった。
集積回路装置には以下に示す問題点があった。
【０００５】第１の問題点は、検査対象のトランジスタ
の測定を行なう為には、チップ外部よりテスト用信号を
与える為の外部入力端子を必要とすることである。今日
の半導体集積回路装置では高集積化、多機能化が進むと
共に、外部端子数が増加の一途をたどっているので、ト
ラジスタ特性測定の為に外部端子を１本消費する事は避
ける必要がある。
の測定を行なう為には、チップ外部よりテスト用信号を
与える為の外部入力端子を必要とすることである。今日
の半導体集積回路装置では高集積化、多機能化が進むと
共に、外部端子数が増加の一途をたどっているので、ト
ラジスタ特性測定の為に外部端子を１本消費する事は避
ける必要がある。
【０００６】第２の問題点は、検査対象トランジスタの
特性測定を行なう為に、特別にデジタル信号源、アナロ
グ信号源及びアナログテスター等の検査設備を要するこ
とである。特に、アナログ信号の入力、測定を行なう事
は、測定時の検査設備からのノイズ対策が困難であり、
これに伴って検査設備自身の高精度化、高価格化が問題
となる。又、高集積化、多機能化が進むのに伴って、検
査時間が長時間化し半導体集積回路装置のコストアップ
の要因となってきている現在、デジタル信号による測定
に比べ長い測定時間を要するアナログ信号の測定は避け
なければならない。
特性測定を行なう為に、特別にデジタル信号源、アナロ
グ信号源及びアナログテスター等の検査設備を要するこ
とである。特に、アナログ信号の入力、測定を行なう事
は、測定時の検査設備からのノイズ対策が困難であり、
これに伴って検査設備自身の高精度化、高価格化が問題
となる。又、高集積化、多機能化が進むのに伴って、検
査時間が長時間化し半導体集積回路装置のコストアップ
の要因となってきている現在、デジタル信号による測定
に比べ長い測定時間を要するアナログ信号の測定は避け
なければならない。
【０００７】
【課題を解決するための手段】本発明の自己診断機能を
有する半導体集積回路装置は、同一チップ上に、外部か
ら入力される信号を処理しその処理結果の信号を出力端
子を介して外部に出力する信号処理回路と、前記信号処
理回路に用いられる半導体デバイスの特性の良否を自己
診断しその診断結果を二値信号に変換する診断回路とを
備え、前記信号処理回路の少なくとも一つの出力端子の
状態を、前記処理結果の信号が出力可能な状態及び、電
位レベルが固定され又はハイインピーダンス状態にされ
て前記処理結果の信号が出力不能な状態のいずれかにす
るかを、前記二値信号の状態によって制御するように構
成したことを特徴とする。
有する半導体集積回路装置は、同一チップ上に、外部か
ら入力される信号を処理しその処理結果の信号を出力端
子を介して外部に出力する信号処理回路と、前記信号処
理回路に用いられる半導体デバイスの特性の良否を自己
診断しその診断結果を二値信号に変換する診断回路とを
備え、前記信号処理回路の少なくとも一つの出力端子の
状態を、前記処理結果の信号が出力可能な状態及び、電
位レベルが固定され又はハイインピーダンス状態にされ
て前記処理結果の信号が出力不能な状態のいずれかにす
るかを、前記二値信号の状態によって制御するように構
成したことを特徴とする。
【０００８】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第の実施
例のブロック図であり、図１（ｂ）は、図１（ａ）中の
診断回路２０の回路図である。図１（ａ）を参照する
と、本実施例は、所定の論理入力信号が印加される外部
入力端子１及びその論理入力信号を処理した結果の論理
信号を外部に出力する外部出力端子２を有する信号処理
回路１０と、この信号処理回路１０を構成するトランジ
スタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の性能の良否を自己診断す
る診断回路２０とから構成される。診断回路２０には、
少なくともトランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の内１
つのトランジスタと同一寸法の診断用トランジスタＱ
DDT と、性能比較の基準となる基準トランジスタＱREF
とが使用される。ここでトランジスタの寸法が同一と
は、ＭＯＳトランジスタに於いては少くともゲート長及
びゲート幅が同一であることを意味する。尚、信号処理
回路１０は、通常複数の入力信号を受けて複数の出力信
号を発生するが、図１（ａ）には、説明の煩雑化を避け
るため、１入力端子、１出力端子だけを示している。
を参照して説明する。図１（ａ）は、本発明の第の実施
例のブロック図であり、図１（ｂ）は、図１（ａ）中の
診断回路２０の回路図である。図１（ａ）を参照する
と、本実施例は、所定の論理入力信号が印加される外部
入力端子１及びその論理入力信号を処理した結果の論理
信号を外部に出力する外部出力端子２を有する信号処理
回路１０と、この信号処理回路１０を構成するトランジ
スタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の性能の良否を自己診断す
る診断回路２０とから構成される。診断回路２０には、
少なくともトランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の内１
つのトランジスタと同一寸法の診断用トランジスタＱ
DDT と、性能比較の基準となる基準トランジスタＱREF
とが使用される。ここでトランジスタの寸法が同一と
は、ＭＯＳトランジスタに於いては少くともゲート長及
びゲート幅が同一であることを意味する。尚、信号処理
回路１０は、通常複数の入力信号を受けて複数の出力信
号を発生するが、図１（ａ）には、説明の煩雑化を避け
るため、１入力端子、１出力端子だけを示している。
【０００９】図１（ｂ）を参照すると、診断回路２０は
比較回路を構成しており、基準トランジスタＱREF と信
号処理回路１０内のトランジスタを代表する診断用トラ
ンジスタＱDDT との特性比較を行ない、診断用トランジ
スタＱDDT の特性が基準トランジスタＱREF の特性を越
えるか又は達しない場合、診断用トランジスタＱDDTが
製造企画を満たさないと判定するものである。そして、
判定の良否に応じて、信号処理回路１０の出力端子２を
出力可能状態又はハイインピーダンス状態のいずれかに
する。
比較回路を構成しており、基準トランジスタＱREF と信
号処理回路１０内のトランジスタを代表する診断用トラ
ンジスタＱDDT との特性比較を行ない、診断用トランジ
スタＱDDT の特性が基準トランジスタＱREF の特性を越
えるか又は達しない場合、診断用トランジスタＱDDTが
製造企画を満たさないと判定するものである。そして、
判定の良否に応じて、信号処理回路１０の出力端子２を
出力可能状態又はハイインピーダンス状態のいずれかに
する。
【００１０】再び図１（ｂ）を参照して、通常の比較回
路では、対称位置にある二個のトランジスタのゲート長
どうし及びゲート幅どうしが同一寸法になるようにす
る。これは、たとえトランジスタのゲート長及びゲート
幅が製造工程でのばらつきにより設計値からずれた場合
でも、これら二つのトランジスタの相互コンダクタンス
の同一性が保たれ、ひいては回路の対称性が保たれるよ
うにするためである。例えば、図１（ｂ）において、ト
ランジスタＱ6AとトランジスタＱ6Bとを同一寸法にし、
同様に、トランジスタＱ7A，Ｑ7Bの組、トランジスタＱ
8A，Ｑ8Bの組及びトランジスタＱDDT ，ＱREF の組をそ
れぞれ同一寸法にする。そして、この回路構成で、入力
端子３Ａ，３Ｂにそれぞれ信号を入力してそれら信号の
大小を比較し、その比較結果に応じて“１”又は“０”
の論理信号を出力端子５（インバータ６の出力端）に得
るものである。
路では、対称位置にある二個のトランジスタのゲート長
どうし及びゲート幅どうしが同一寸法になるようにす
る。これは、たとえトランジスタのゲート長及びゲート
幅が製造工程でのばらつきにより設計値からずれた場合
でも、これら二つのトランジスタの相互コンダクタンス
の同一性が保たれ、ひいては回路の対称性が保たれるよ
うにするためである。例えば、図１（ｂ）において、ト
ランジスタＱ6AとトランジスタＱ6Bとを同一寸法にし、
同様に、トランジスタＱ7A，Ｑ7Bの組、トランジスタＱ
8A，Ｑ8Bの組及びトランジスタＱDDT ，ＱREF の組をそ
れぞれ同一寸法にする。そして、この回路構成で、入力
端子３Ａ，３Ｂにそれぞれ信号を入力してそれら信号の
大小を比較し、その比較結果に応じて“１”又は“０”
の論理信号を出力端子５（インバータ６の出力端）に得
るものである。
【００１１】これに対して、本実施例に用いる比較回路
は、後述するように、二つの入力信号の大小を比較する
通常の使用方法とは異って、二個のトランジスタＱDDT
及びＱREF のドレイン電流間の差異を検出するような用
い方をするので、二つの入力端子３Ａ，３Ｂには共通の
電位を与える。本実施例では、トランジスタＱDDT ，Ｑ
REF のそれぞれのゲート電極を高位電源線４に接続して
いる。尚、入力の二つのトランジスタＱDDT とＱREF と
は、相互コンダクタンスはほぼ同等になるように、つま
りゲート幅Ｗ対ゲート長Ｌの比（Ｗ／Ｌ）が同程度にな
るようにされているが、それぞれの寸法の絶対値は、ト
ランジスタＱREF のゲート長、ゲート長の方が、トラン
ジスタＱDDT のものよりもずっと大きくされている。こ
れに対してトランジスタＱDDT のゲート幅及びゲート長
は、信号処理回路１０に用いられている実際のＭＯＳト
ランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 のいずれか一つの寸
法と同一である。これは、後述するように、ウエーハプ
ロセス中のばらつきに起因して、各トランジスタのゲー
ト幅及びゲート長が設計値よりずれた場合でも、基準ト
ランジスタＱREF はその影響を受けず、比較基準として
の所定の相互コンダクタンスを保つようにするためであ
る。
は、後述するように、二つの入力信号の大小を比較する
通常の使用方法とは異って、二個のトランジスタＱDDT
及びＱREF のドレイン電流間の差異を検出するような用
い方をするので、二つの入力端子３Ａ，３Ｂには共通の
電位を与える。本実施例では、トランジスタＱDDT ，Ｑ
REF のそれぞれのゲート電極を高位電源線４に接続して
いる。尚、入力の二つのトランジスタＱDDT とＱREF と
は、相互コンダクタンスはほぼ同等になるように、つま
りゲート幅Ｗ対ゲート長Ｌの比（Ｗ／Ｌ）が同程度にな
るようにされているが、それぞれの寸法の絶対値は、ト
ランジスタＱREF のゲート長、ゲート長の方が、トラン
ジスタＱDDT のものよりもずっと大きくされている。こ
れに対してトランジスタＱDDT のゲート幅及びゲート長
は、信号処理回路１０に用いられている実際のＭＯＳト
ランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 のいずれか一つの寸
法と同一である。これは、後述するように、ウエーハプ
ロセス中のばらつきに起因して、各トランジスタのゲー
ト幅及びゲート長が設計値よりずれた場合でも、基準ト
ランジスタＱREF はその影響を受けず、比較基準として
の所定の相互コンダクタンスを保つようにするためであ
る。
【００１２】以下に、本実施例の動作を、ウエーハプロ
セス中でトランジスタのゲート長が設計値より短くなり
トランジスタの性能が設計値からずれた場合を例にし
て、トランジスタ特性の良否判定方法と関連させて説明
する。
セス中でトランジスタのゲート長が設計値より短くなり
トランジスタの性能が設計値からずれた場合を例にし
て、トランジスタ特性の良否判定方法と関連させて説明
する。
【００１３】図２は、ＭＯＳトランジスタに於けるゲー
ト長と閾値電圧との関係を示す特性図である。同図にお
いて、ゲート長Ｌ1 は、信号処理回路１０内のトランジ
スタ及び診断回路２０内の診断用トランジスタＱDDT に
適用するゲート長であり、例えば０．５μｍを使用す
る。ゲート長Ｌ2 は基準トランジスタＱREF に適用する
ゲート長であり、例えば５μｍを使用する。ΔＬはウェ
ハープロセス中に発生するばらつきの許容幅を示し、例
えば０．０５μｍを適用する。ゲート長がＬ1 の時の閾
値電圧ＶT10 が例えば０．６Ｖの場合、ゲート長がＬ1
−ΔＬ，Ｌ1 ＋ΔＬ，Ｌ2 −ΔＬ，Ｌ2 ，Ｌ2 ＋ΔＬの
閾値電圧ＶT1L ，ＶT1H ，ＶT2L ，ＶT2O，ＶT2H はそ
れぞれ、０．４５Ｖ，０．７Ｖ，０．８９５Ｖ，０．９
０Ｖ，０．９０５Ｖとなる。このとき、トランジスタの
性能を表わす相互コンダクタンスのばらつきの幅は電源
電圧が３．３Ｖの場合、ゲート長Ｌ1 のトランジスタで
＋２４％，−１６％であり、ゲート長Ｌ2 のトランジス
タで±１．５％となる。
ト長と閾値電圧との関係を示す特性図である。同図にお
いて、ゲート長Ｌ1 は、信号処理回路１０内のトランジ
スタ及び診断回路２０内の診断用トランジスタＱDDT に
適用するゲート長であり、例えば０．５μｍを使用す
る。ゲート長Ｌ2 は基準トランジスタＱREF に適用する
ゲート長であり、例えば５μｍを使用する。ΔＬはウェ
ハープロセス中に発生するばらつきの許容幅を示し、例
えば０．０５μｍを適用する。ゲート長がＬ1 の時の閾
値電圧ＶT10 が例えば０．６Ｖの場合、ゲート長がＬ1
−ΔＬ，Ｌ1 ＋ΔＬ，Ｌ2 −ΔＬ，Ｌ2 ，Ｌ2 ＋ΔＬの
閾値電圧ＶT1L ，ＶT1H ，ＶT2L ，ＶT2O，ＶT2H はそ
れぞれ、０．４５Ｖ，０．７Ｖ，０．８９５Ｖ，０．９
０Ｖ，０．９０５Ｖとなる。このとき、トランジスタの
性能を表わす相互コンダクタンスのばらつきの幅は電源
電圧が３．３Ｖの場合、ゲート長Ｌ1 のトランジスタで
＋２４％，−１６％であり、ゲート長Ｌ2 のトランジス
タで±１．５％となる。
【００１４】ＭＯＳトランジスタにおいて、ゲート長が
短くなる場合にはリーク電流が増加し、又、素子寿命が
短くなるので、誤動作の防止及び品質保証の点より、下
限を設ける必要がある。この例では、下限を０．４５μ
ｍ以上、望ましくは０．４７μｍ以上とすることが必要
である。一方、ゲート長が長くなる場合には回路動作ス
ピードが低下する問題があるので、上限として０．５５
μｍ以下、望ましくは０．５３μｍ以下の製造規格で管
理する必要がある。本発明は、ゲート長の変化によりＭ
ＯＳトランジスタの閾値電圧が変化し、この変化量が、
図２に示すように、ゲート長の長短により異なることを
利用してゲート長のばらつき量を検出し、トランジスタ
特性の良否を判定する。
短くなる場合にはリーク電流が増加し、又、素子寿命が
短くなるので、誤動作の防止及び品質保証の点より、下
限を設ける必要がある。この例では、下限を０．４５μ
ｍ以上、望ましくは０．４７μｍ以上とすることが必要
である。一方、ゲート長が長くなる場合には回路動作ス
ピードが低下する問題があるので、上限として０．５５
μｍ以下、望ましくは０．５３μｍ以下の製造規格で管
理する必要がある。本発明は、ゲート長の変化によりＭ
ＯＳトランジスタの閾値電圧が変化し、この変化量が、
図２に示すように、ゲート長の長短により異なることを
利用してゲート長のばらつき量を検出し、トランジスタ
特性の良否を判定する。
【００１５】図１（ｂ）において、いま、Ｌ1 ＝０．５
μｍで設計されたトランジスタのゲート長が下限値０．
４５μｍ未満になったとする。診断用トランジスタＱ
DDT は、ゲート長Ｌ1 ＝０．５０μｍ，ゲート幅５．０
μｍに設計し、基準トランジスタＱREF は、ゲート長Ｌ
2 ＝５．０μｍ，ゲート幅６２μｍに設計する。このと
き、トランジスタ寸法に製造上のばらつきがない場合に
は、診断用トランジスタＱDDT の相互コンダクタンスは
基準トランジスタＱREF の相互コンダクタンスより小さ
くなり、診断用トランジスタＱDDT に流れるドレイン電
流の約１．２４倍のドレイン電流が基準トランジスタＱ
REF に流れ、出力端子５に論理出力信号“１”が発生す
る。図１（ａ）においては、診断用トランジィスタＱ
DDT の特性が規格を満足していることを示す“１”信号
により、出力段のトライステートバッファを構成するト
ランジスタＱ9 ，Ｑ10がオン状態となる。即ちこの出力
トライステートバッファが活性化され、入力端子１への
入力信号に応じた出力信号が出力端子２に表われる。
μｍで設計されたトランジスタのゲート長が下限値０．
４５μｍ未満になったとする。診断用トランジスタＱ
DDT は、ゲート長Ｌ1 ＝０．５０μｍ，ゲート幅５．０
μｍに設計し、基準トランジスタＱREF は、ゲート長Ｌ
2 ＝５．０μｍ，ゲート幅６２μｍに設計する。このと
き、トランジスタ寸法に製造上のばらつきがない場合に
は、診断用トランジスタＱDDT の相互コンダクタンスは
基準トランジスタＱREF の相互コンダクタンスより小さ
くなり、診断用トランジスタＱDDT に流れるドレイン電
流の約１．２４倍のドレイン電流が基準トランジスタＱ
REF に流れ、出力端子５に論理出力信号“１”が発生す
る。図１（ａ）においては、診断用トランジィスタＱ
DDT の特性が規格を満足していることを示す“１”信号
により、出力段のトライステートバッファを構成するト
ランジスタＱ9 ，Ｑ10がオン状態となる。即ちこの出力
トライステートバッファが活性化され、入力端子１への
入力信号に応じた出力信号が出力端子２に表われる。
【００１６】一方、ウエーハプロセス中に製造上のばら
つきが発生し、診断用トランジスタＱDDT のゲート長が
０．４５μｍになり、基準トランジスタＱREF のゲート
長が４．９５μｍとなったときに二つのトランジスタＱ
DDT ，ＱREF の相互コンダクタンスが同一となる。更
に、ゲート長が短くなると、これら二つのトランジスタ
ＱDDT ，ＱREF の相互コンダクタンスの関係は逆にな
り、この結果、診断用トランジスタＱDDT の相互コンダ
クタンスの方が大となる。このとき出力端子５の論理出
力信号は“１”から“０”に変化し外部出力端子２はハ
イインピーダンス状態となって、この端子からの出力は
禁止される。
つきが発生し、診断用トランジスタＱDDT のゲート長が
０．４５μｍになり、基準トランジスタＱREF のゲート
長が４．９５μｍとなったときに二つのトランジスタＱ
DDT ，ＱREF の相互コンダクタンスが同一となる。更
に、ゲート長が短くなると、これら二つのトランジスタ
ＱDDT ，ＱREF の相互コンダクタンスの関係は逆にな
り、この結果、診断用トランジスタＱDDT の相互コンダ
クタンスの方が大となる。このとき出力端子５の論理出
力信号は“１”から“０”に変化し外部出力端子２はハ
イインピーダンス状態となって、この端子からの出力は
禁止される。
【００１７】以上の動作説明から明かなように、本実施
例では、診断回路２０が信号処理回路１０に用いられる
トランジスタの特性を自己診断するので、これを動作さ
せるための専用の信号（例えば、図４に示す従来の集積
回路装置におけるテスト用信号ＴＥＳＴ）を外部から入
力する必要がない。又、診断結果は“１”，“０”の二
値信号として表われ、この信号が信号処理回路１０の出
力端子２の出力可否を決めるので、診断のためのアナロ
グ信号源及びアナログテスタなども必要ない。すなわ
ち、本実施例では、外部端子数を増加させることなく、
又、アナログ信号源及びアナログテスタの必要なしに、
ウエーハ内の各チップごとにトランジスタ特性の良否を
判定できる。
例では、診断回路２０が信号処理回路１０に用いられる
トランジスタの特性を自己診断するので、これを動作さ
せるための専用の信号（例えば、図４に示す従来の集積
回路装置におけるテスト用信号ＴＥＳＴ）を外部から入
力する必要がない。又、診断結果は“１”，“０”の二
値信号として表われ、この信号が信号処理回路１０の出
力端子２の出力可否を決めるので、診断のためのアナロ
グ信号源及びアナログテスタなども必要ない。すなわ
ち、本実施例では、外部端子数を増加させることなく、
又、アナログ信号源及びアナログテスタの必要なしに、
ウエーハ内の各チップごとにトランジスタ特性の良否を
判定できる。
【００１８】このように、本実施例おける診断回路２０
は、ほぼ同一の相互コンダクタンスを持つように（ゲー
ト幅／ゲート長）を近似させた二つのトランジスタＱ
DDT ，ＱREF を比較回路の入力部に配し、トランジスタ
ＱDDT ，ＱREF の各ゲート長が製造ばらつきにより同一
の細りを生じたとき、ゲート長の短いトランジスタの相
互コンダクタンスの変化の方がゲート長の長いトランジ
スタの相互コンダクタンスの変化より大きい事を利用し
て、ゲート長の変化幅を検出するものである。Ｑ6A，Ｑ
6B，Ｑ7A，Ｑ7B，Ｑ8A，Ｑ8Bは比較回路の特性ばらつき
を低減するため、ゲート長を３．０μｍ以上とすること
が望ましい。
は、ほぼ同一の相互コンダクタンスを持つように（ゲー
ト幅／ゲート長）を近似させた二つのトランジスタＱ
DDT ，ＱREF を比較回路の入力部に配し、トランジスタ
ＱDDT ，ＱREF の各ゲート長が製造ばらつきにより同一
の細りを生じたとき、ゲート長の短いトランジスタの相
互コンダクタンスの変化の方がゲート長の長いトランジ
スタの相互コンダクタンスの変化より大きい事を利用し
て、ゲート長の変化幅を検出するものである。Ｑ6A，Ｑ
6B，Ｑ7A，Ｑ7B，Ｑ8A，Ｑ8Bは比較回路の特性ばらつき
を低減するため、ゲート長を３．０μｍ以上とすること
が望ましい。
【００１９】以上、トランジスタのゲート長のばらつき
を調査するためのトランジスタをトランジスタＱDDT 、
基準トランジスタをトランジスタＱREF として説明した
が、前述した２個のトランジスタの組、例えばトランジ
スタＱ6A，Ｑ6Bに以上の関係を適用しても同様の効果が
得られる。又、ゲート長が長くなった時の検出同様の方
法で構成可能である。
を調査するためのトランジスタをトランジスタＱDDT 、
基準トランジスタをトランジスタＱREF として説明した
が、前述した２個のトランジスタの組、例えばトランジ
スタＱ6A，Ｑ6Bに以上の関係を適用しても同様の効果が
得られる。又、ゲート長が長くなった時の検出同様の方
法で構成可能である。
【００２０】更に、本実施例では、診断回路２０の電源
供給線と高位電源線４との間に、ヒューズ７を挿入して
いる。ウェハー状態での半導体装置の検査後、ヒューズ
７を切断することにより、診断回路２０での消費電力を
零とすることが可能であるので、集積回路装置全体での
消費電力を低減できる。ヒューズ７としては、半導体記
憶装置の冗長回路に適用するヒューズなどが使用でき
る。
供給線と高位電源線４との間に、ヒューズ７を挿入して
いる。ウェハー状態での半導体装置の検査後、ヒューズ
７を切断することにより、診断回路２０での消費電力を
零とすることが可能であるので、集積回路装置全体での
消費電力を低減できる。ヒューズ７としては、半導体記
憶装置の冗長回路に適用するヒューズなどが使用でき
る。
【００２１】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例のブロック図であ
る。図３を参照すると、本実施例が図１（ａ）に示す第
１の実施例と異なるのは、診断回路２０の出力信号を外
部出力端子８を介して外部に取り出している点である。
する。図３は、本発明の第２の実施例のブロック図であ
る。図３を参照すると、本実施例が図１（ａ）に示す第
１の実施例と異なるのは、診断回路２０の出力信号を外
部出力端子８を介して外部に取り出している点である。
【００２２】本実施例でも、トランジスタ特性の診断は
自己診断で行なわれる。そして、そのためのアナログ信
号源及びアナログテスタは不要である。本実施例は第１
の実施例とは異なって、集積回路装置としての外部端子
数を一つ増加しなければならないが、外部出力端子８が
“１”であるか又は“０”であるかによって、トランジ
スタ特性の良否を、直ちに簡単に知ることができる。こ
れに対して、第１の実施例では、診断結果を知るために
は、例えばＬＳＩテスタなどでテストパターンを走らせ
て入力端子１（図１（ａ）参照）に所定の入力信号を与
え、出力端子２（同）に所定の出力信号が表われるか否
かを調査する必要がある。このように、本実施例は、ト
ランジスタ特性の診断結果を簡単に知ることができる構
成になっているので、検査時間を短縮するうえで有利で
ある。
自己診断で行なわれる。そして、そのためのアナログ信
号源及びアナログテスタは不要である。本実施例は第１
の実施例とは異なって、集積回路装置としての外部端子
数を一つ増加しなければならないが、外部出力端子８が
“１”であるか又は“０”であるかによって、トランジ
スタ特性の良否を、直ちに簡単に知ることができる。こ
れに対して、第１の実施例では、診断結果を知るために
は、例えばＬＳＩテスタなどでテストパターンを走らせ
て入力端子１（図１（ａ）参照）に所定の入力信号を与
え、出力端子２（同）に所定の出力信号が表われるか否
かを調査する必要がある。このように、本実施例は、ト
ランジスタ特性の診断結果を簡単に知ることができる構
成になっているので、検査時間を短縮するうえで有利で
ある。
【００２３】
【発明の効果】以上説明したように、本発明は、半導体
集積回路装置内部にこの半導体集積回路装置を構成する
半導体デバイスの性能を自己診断するための、比較回路
より成る診断回路を内蔵するものであり、診断結果を論
理出力信号として外部出力端子から取り出す、又は、半
導体集積回路装置の出力端子の状態に影響を与えてその
出力端子の出力可否を制御するものであって、以下の効
果を有する。
集積回路装置内部にこの半導体集積回路装置を構成する
半導体デバイスの性能を自己診断するための、比較回路
より成る診断回路を内蔵するものであり、診断結果を論
理出力信号として外部出力端子から取り出す、又は、半
導体集積回路装置の出力端子の状態に影響を与えてその
出力端子の出力可否を制御するものであって、以下の効
果を有する。
【００２４】第１に診断結果を論理信号として発生する
ので、アナログテスター等の高価な設備を必要とせず、
通常のデジタルテスターで検査できる。第２に、判定結
果により半導体集積回路装置の外部出力端子の出力可否
を決める構成で、使用する半導体デバイスの特性が製造
規格外である事を表わす集積回路装置では、外部入出力
端子を増加させる必要がない。
ので、アナログテスター等の高価な設備を必要とせず、
通常のデジタルテスターで検査できる。第２に、判定結
果により半導体集積回路装置の外部出力端子の出力可否
を決める構成で、使用する半導体デバイスの特性が製造
規格外である事を表わす集積回路装置では、外部入出力
端子を増加させる必要がない。
【図１】分図（ａ）は、本発明の第１の実施例のブロッ
ク図である。分図（ｂ）は、分図（ａ）に示すブロック
図中の、診断回路２０の一例の回路図である。
ク図である。分図（ｂ）は、分図（ａ）に示すブロック
図中の、診断回路２０の一例の回路図である。
【図２】ＭＯＳトランジスタの特性を説明するための、
ゲート長一閾値電圧特性図である。
ゲート長一閾値電圧特性図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来の半導体集積回路装置の一例のブロック図
である。
である。
１ 入力端子 ２ 出力端子 ３Ａ，３Ｂ 入力端子 ４ 高位電源線 ５ 出力端子 ６ インバータ ７ ヒューズ ８ 出力端子 １０ 信号処理回路 ２０ 診断回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ
Claims (7)
- 【請求項１】 同一チップ上に、外部から入力される信
号を処理しその処理結果の信号を出力端子を介して外部
に出力する信号処理回路と、前記信号処理回路に用いら
れる半導体デバイスの特性の良否を自己診断しその診断
結果を二値信号に変換する診断回路とを備え、 前記信号処理回路の少なくとも一つの出力端子の状態
を、前記処理結果の信号が出力可能な状態及び、電位レ
ベルが固定され又はハイインピーダンス状態にされて前
記処理結果の信号が出力不能な状態のいずれかにするか
を、前記二値信号の状態によって制御するように構成し
たことを特徴とする自己診断機能を有する半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記二値信号により前記信号処理回路の前記少なくとも
一つの出力端子の状態を制御するのに替えて、前記二値
信号をこの半導体集積回路装置の外部に出力するように
構成したことを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１又は請求項２記載の半導体集積
回路装置において、 前記半導体デバイスがＭＯＳトランジスタであり、前記
診断回路での自己診断が、このＭＯＳトランジスタのゲ
ート長が予め定めた規格を満足するか否かを診断するこ
とにより、そのＭＯＳトランジスタの特性良否を診断す
るものであることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 前記診断回路が、二つの電流の大小を比較してその比較
結果を二値信号に変換して出力する比較回路からなり、 前記二つの電流として、前記信号処理回路内の前記ＭＯ
Ｓトランジスタと同一構造の診断用ＭＯＳトランジスタ
のドレイン電流と、ゲート長及びゲート幅がこの診断用
ＭＯＳトランジスタのゲート長及びゲート幅より大であ
って相互コンダクタンスが同等となるようにされた基準
ＭＯＳトランジスタのドレイン電流とを用い、これら二
つのドレイン電流の大小を比較することにより前記信号
処理回路内のＭＯＳトランジスタのゲート長が前記規格
を満足するか否かを診断するように構成されたことを特
徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記診断回路を、 前記診断用ＭＯＳトランジスタを入力側電流源とする第
１のカレントミラー回路と、 前記基準ＭＯＳトランジスタを入力側電流源とする第２
のカレントミラー回路と、 前記第２のカレントミラー回路の出力側トランジスタを
入力側電流源とする第３のカレントミラー回路とを備
え、 前記第１のカレントミラー回路の電流出力端と前記第３
のカレントミラー回路の電流出力端とを接続して出力端
とし、 前記診断用ＭＯＳトランジスタのゲート電極及び前記基
準ＭＯＳトランジスタのゲート電極に同一のゲートバイ
アス電圧を与え、前記出力端から前記二値信号を取り出
すように構成したことを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項４記載の半導体集積回路装置にお
いて、前記診断回路を、 前記診断用ＭＯＳトランジスタを入力側トランジスタと
する第４のカレントミラー回路と、 前記基準ＭＯＳトランジスタを入力側トランジスタとす
る第５のカレントミラー回路と、 前記第４のカレントミラー回路の出力側トランジスタを
入力側電流源とする第６のカレントミラー回路とを備
え、 前記第４のカレントミラー回路の電流出力端と前記第６
のカレントミラー回路の電流出力端とを接続して出力端
とし、 前記第４のカレントミラー回路の入力側電流源となるＭ
ＯＳトランジスタのゲート電極及び前記第５のカレント
ミラー回路の入力側電流源となるＭＯＳトランジスタの
ゲート電極に同一のゲートバイアス電圧を与え、前記出
力端から前記二値信号を取り出すように構成したことを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項１又は請求項２記載の半導体集積
回路装置において、 前記診断回路の構成を、自己診断により前記半導体デバ
イスの特性の良否判定を行った後その動作を停止させる
ことができる構成にしたことを特徴とする半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239341A JPH0794683A (ja) | 1993-09-27 | 1993-09-27 | 自己診断機能を有する半導体集積回路装置 |
| DE1994624010 DE69424010T2 (de) | 1993-09-27 | 1994-09-27 | Integrierte Halbleiterschaltung mit Selbsttestfunktion |
| EP19940115182 EP0645639B1 (en) | 1993-09-27 | 1994-09-27 | Semiconductor integrated circuit apparatus having self testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239341A JPH0794683A (ja) | 1993-09-27 | 1993-09-27 | 自己診断機能を有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794683A true JPH0794683A (ja) | 1995-04-07 |
Family
ID=17043299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239341A Pending JPH0794683A (ja) | 1993-09-27 | 1993-09-27 | 自己診断機能を有する半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0645639B1 (ja) |
| JP (1) | JPH0794683A (ja) |
| DE (1) | DE69424010T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19742946C2 (de) * | 1997-09-29 | 2000-10-12 | Siemens Ag | Testschaltung auf einem Halbleiter-Chip |
| DE19845064A1 (de) * | 1998-09-30 | 2000-04-13 | Siemens Ag | Halbleiterschaltkreis mit integrierter Selbsttestschaltung |
| DE19852071C2 (de) * | 1998-11-11 | 2000-08-24 | Siemens Ag | Integrierter Halbleiterchip mit über Bondpads voreingestellter Dateneingabe-/Datenausgabe-Organisationsform |
| CN103630832B (zh) * | 2012-08-27 | 2016-03-02 | 特变电工新疆新能源股份有限公司 | 一种电力电子设备中开关件开机自检方法及装置 |
| JP6962795B2 (ja) * | 2017-11-22 | 2021-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体システム |
| CN115472518B (zh) * | 2022-08-30 | 2025-08-12 | 昆山国显光电有限公司 | 显示基板母板及其漏电测试方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274635A (ja) * | 1986-05-14 | 1987-11-28 | アメリカン テレフオン アンド テレグラフ カムパニ− | 集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950008676B1 (ko) * | 1986-04-23 | 1995-08-04 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 장치 및 그의 결함 구제 방법 |
-
1993
- 1993-09-27 JP JP5239341A patent/JPH0794683A/ja active Pending
-
1994
- 1994-09-27 EP EP19940115182 patent/EP0645639B1/en not_active Expired - Lifetime
- 1994-09-27 DE DE1994624010 patent/DE69424010T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274635A (ja) * | 1986-05-14 | 1987-11-28 | アメリカン テレフオン アンド テレグラフ カムパニ− | 集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69424010D1 (de) | 2000-05-25 |
| DE69424010T2 (de) | 2001-02-01 |
| EP0645639B1 (en) | 2000-04-19 |
| EP0645639A1 (en) | 1995-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970128 |