JPH02254731A - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
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- JPH02254731A JPH02254731A JP1077565A JP7756589A JPH02254731A JP H02254731 A JPH02254731 A JP H02254731A JP 1077565 A JP1077565 A JP 1077565A JP 7756589 A JP7756589 A JP 7756589A JP H02254731 A JPH02254731 A JP H02254731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ヘテロ接合構造を用いた電界効果型トランジ
スタの改良に関するものである。
スタの改良に関するものである。
従来の技術
ノンドープのＧａＡｓ層上にＮ型ＡｅＧａＡｓ層を形成
したヘテロ接合構造では、ヘテロ接合界面のＧａＡｓ側
に高易動度の２次元電子ガスが形成され、これを利用し
て高電子移動度トランジスタ（ＨＥＭＴ）と呼ばれるヘ
テロ接合型電界効果トランジスタが発明された。このＨ
Ｅ Ｍ Ｔの特性を向上させるために材料面・構造面か
ら多（の研究がなされている。材料面ではＧａＡｓのか
わりにＩｎＰに格子整合したＩ ｎｏ、ｓ３ｃ ａｏ、
４７Ａ ｓを用い、ＡｅＧａＡｓのかわりにＩｎＡｅＡ
ｓを用いたものが、Ａｔ！ＧａＡｓ／ＧａＡｓ系ＨＥＭ
Ｔよりも高い電子移動度、高い電子飽和速度、高い２次
元電子ガス濃度を示し、高速デバイスとして有望視され
ている。しかしながら、ＩｎＰ基板上に形成したＩ ｎ
ＧａＡｓ／ＩｎＡｆ！ Ａｓ系ＨＥＭＴではＩｎＧａＡ
ｓやＩｎＡｅＡｓの各層の格子定数がＩｎＡｓ組成によ
り異なるため、ＩｎＰ基板に格子整合するようにＩｎＡ
ｓの組成を正確に制御しなければならないという大きな
制約があった。この制約を緩和することと、ＩｎＡｓ組
成を高めることにより電子移動度を向上し、素子特性を
さらに向上させる目的で、ＩｎＧａＡｓ／ＩｎＡｅＡ、
ｓ系ＨＥＭＴにおいてチャンネル層となるＩｎＧａＡｓ
層のＩｎＡｓ組成を０．６程度にまで高め、ＩｎＧａＡ
ｓ層の層厚を格子欠陥が導入されない範囲に薄く形成す
る手法が近年用いられるようになっている。このような
ＩｎＧａＡｓ歪層を用いたＩ ｎＧａＡｓ／ＩｎＡｅ
Ａｓ系ＨＥ Ｍ Ｔの層構造の断面図を第３図に示す。
したヘテロ接合構造では、ヘテロ接合界面のＧａＡｓ側
に高易動度の２次元電子ガスが形成され、これを利用し
て高電子移動度トランジスタ（ＨＥＭＴ）と呼ばれるヘ
テロ接合型電界効果トランジスタが発明された。このＨ
Ｅ Ｍ Ｔの特性を向上させるために材料面・構造面か
ら多（の研究がなされている。材料面ではＧａＡｓのか
わりにＩｎＰに格子整合したＩ ｎｏ、ｓ３ｃ ａｏ、
４７Ａ ｓを用い、ＡｅＧａＡｓのかわりにＩｎＡｅＡ
ｓを用いたものが、Ａｔ！ＧａＡｓ／ＧａＡｓ系ＨＥＭ
Ｔよりも高い電子移動度、高い電子飽和速度、高い２次
元電子ガス濃度を示し、高速デバイスとして有望視され
ている。しかしながら、ＩｎＰ基板上に形成したＩ ｎ
ＧａＡｓ／ＩｎＡｆ！ Ａｓ系ＨＥＭＴではＩｎＧａＡ
ｓやＩｎＡｅＡｓの各層の格子定数がＩｎＡｓ組成によ
り異なるため、ＩｎＰ基板に格子整合するようにＩｎＡ
ｓの組成を正確に制御しなければならないという大きな
制約があった。この制約を緩和することと、ＩｎＡｓ組
成を高めることにより電子移動度を向上し、素子特性を
さらに向上させる目的で、ＩｎＧａＡｓ／ＩｎＡｅＡ、
ｓ系ＨＥＭＴにおいてチャンネル層となるＩｎＧａＡｓ
層のＩｎＡｓ組成を０．６程度にまで高め、ＩｎＧａＡ
ｓ層の層厚を格子欠陥が導入されない範囲に薄く形成す
る手法が近年用いられるようになっている。このような
ＩｎＧａＡｓ歪層を用いたＩ ｎＧａＡｓ／ＩｎＡｅ
Ａｓ系ＨＥ Ｍ Ｔの層構造の断面図を第３図に示す。
第３図において、１は半絶縁性ＩｎＰ基板、２はＩｎＰ
と格子整合した層厚が２０００〜５０００人のノンドー
プＩ ｎｏ、５２Ａ（０，４８Ａ Ｓバッファー層、３
はＩｎＰと格子整合したノンドープＩ ｎｏ、ｓ３Ｇ
ａｏ、＋７Ａ ｓ層、４はノンドープでＸが０．５３以
上のＩｎＧａＡｓ ０．５３でほぼ格子整合となる）、５はノンドープＩ
ｎｏ、５２Ａｅ ０．４１１Ａ Ｓスペーサ層、６はＮ
型Ｉ ｎｏ、５ｚＡｅ ０．４ｅＡ ８層、７はノンド
ープＩ ｎｏ、５２Ａｅ０．４８Ａ ｓ層である。しか
シナカラコの構造でも、Ｉ ｎｘＧ ａ １−、Ａ ｓ
歪層４以外の２゜３．５，６．７の各層は、ＩｎＰ基板
に格子整合するようなＩｎＡｓ組成が選ばれており、結
晶成長上、格子整合の問題が大きな制約となって残って
いる。
と格子整合した層厚が２０００〜５０００人のノンドー
プＩ ｎｏ、５２Ａ（０，４８Ａ Ｓバッファー層、３
はＩｎＰと格子整合したノンドープＩ ｎｏ、ｓ３Ｇ
ａｏ、＋７Ａ ｓ層、４はノンドープでＸが０．５３以
上のＩｎＧａＡｓ ０．５３でほぼ格子整合となる）、５はノンドープＩ
ｎｏ、５２Ａｅ ０．４１１Ａ Ｓスペーサ層、６はＮ
型Ｉ ｎｏ、５ｚＡｅ ０．４ｅＡ ８層、７はノンド
ープＩ ｎｏ、５２Ａｅ０．４８Ａ ｓ層である。しか
シナカラコの構造でも、Ｉ ｎｘＧ ａ １−、Ａ ｓ
歪層４以外の２゜３．５，６．７の各層は、ＩｎＰ基板
に格子整合するようなＩｎＡｓ組成が選ばれており、結
晶成長上、格子整合の問題が大きな制約となって残って
いる。
発明が解決しようとする課題
以上のように従来構造のＩｎＧａＡｓ／ＩｎＡｅＡｓ系
ＨＥＭＴでは、チャンネル層を除いて結晶成長の各層を
ＩｎＰ基板と格子整合させる必要があり、結晶成長時に
おいてＩｎＡｓ組成を正確に制御しなければならないと
いう大きな制約があった。結晶成長の膜厚を薄くすれば
、この制約はある程度緩和されるが、通常バッファー層
２などは、ＩｎＰ基板からの不純物混入など、基板から
の悪影響を抑制する目的で２００ｎｍ以上に形成される
ので、結晶成長層を極端に薄くすることは非現実的であ
る。
ＨＥＭＴでは、チャンネル層を除いて結晶成長の各層を
ＩｎＰ基板と格子整合させる必要があり、結晶成長時に
おいてＩｎＡｓ組成を正確に制御しなければならないと
いう大きな制約があった。結晶成長の膜厚を薄くすれば
、この制約はある程度緩和されるが、通常バッファー層
２などは、ＩｎＰ基板からの不純物混入など、基板から
の悪影響を抑制する目的で２００ｎｍ以上に形成される
ので、結晶成長層を極端に薄くすることは非現実的であ
る。
本発明は、従来構造のＩ ｎＧａＡｓ／Ｉ ｎＡｅ Ａ
ｓ系ＨＥＭＴのへテロ構造における上記の格子整合の制
約を大幅に低減した新規なヘテロ接合構造を提供するも
のである。
ｓ系ＨＥＭＴのへテロ構造における上記の格子整合の制
約を大幅に低減した新規なヘテロ接合構造を提供するも
のである。
従来、ＩｎＰ基板上に結晶成長したＩ ｎＧａＡｓ／Ｉ
ｎＡｅＡｓへテロ構造では、良好な電気的特性を得るた
めにＩｎＧａＡｓやＩｎＡｅＡｓの格子定数をＩｎＰ基
板と整合させる必要があると考えられていた。また、結
晶成長する膜の格子定数を基板の格子定数からずらした
場合には、格子定数のずれに対応した臨界膜厚以下に成
長膜厚を限定しなければ、良好な電気特性の成長膜が得
られないと考えられていた。
ｎＡｅＡｓへテロ構造では、良好な電気的特性を得るた
めにＩｎＧａＡｓやＩｎＡｅＡｓの格子定数をＩｎＰ基
板と整合させる必要があると考えられていた。また、結
晶成長する膜の格子定数を基板の格子定数からずらした
場合には、格子定数のずれに対応した臨界膜厚以下に成
長膜厚を限定しなければ、良好な電気特性の成長膜が得
られないと考えられていた。
本発明者らは、ＩｎＰ基板上にＩｎＧａＡｓ／ＩｎＡｅ
Ａｓ系ＨＥＭＴのへテロ構造を広いＩｎＡｓ組成比の領
域で作製し、その電気的特性を比較検討した結果、臨界
膜厚以上の領域においても良好な電気的特性が得られる
ことを見出した。
Ａｓ系ＨＥＭＴのへテロ構造を広いＩｎＡｓ組成比の領
域で作製し、その電気的特性を比較検討した結果、臨界
膜厚以上の領域においても良好な電気的特性が得られる
ことを見出した。
課題を解決するための手段
本発明は、このような発見に基づ（ものであり、ＩｎＰ
基板よりも格子定数が大きいＩｎＧａＡｓ。
基板よりも格子定数が大きいＩｎＧａＡｓ。
ＩｎＡｅＡｓを臨界膜厚を越えた膜厚領域で積極的に用
いるものである。この際にチャンネル層となるＩｎＧａ
Ａｓ層とこの直下に設けたＩｎＡｅＡｓ層の格子定数は
ほぼ整合がとれた構造とすることが重要であり、このよ
うな構造を用いることにより、ＩｎＰ基板に格子整合さ
せた場合よりも、より高い電子移動度をもつｌ ｎＧａ
Ａｓ／Ｉ ｎＡｅ Ａｓ系ＨＥ Ｍ Ｔ構造を得ること
ができる。
いるものである。この際にチャンネル層となるＩｎＧａ
Ａｓ層とこの直下に設けたＩｎＡｅＡｓ層の格子定数は
ほぼ整合がとれた構造とすることが重要であり、このよ
うな構造を用いることにより、ＩｎＰ基板に格子整合さ
せた場合よりも、より高い電子移動度をもつｌ ｎＧａ
Ａｓ／Ｉ ｎＡｅ Ａｓ系ＨＥ Ｍ Ｔ構造を得ること
ができる。
また、チャンネル層となるＩｎＧａＡｓ層の格子定数が
、その直下に設けられたＩｎＧａＡｓ層の格子定数より
も大きい場合には、ＩｎＧａＡｓ層の層厚を両層の格子
定数差から決定される臨界膜厚よりも薄くすることによ
り良好な電気特性を得ることができることも実験より明
らかになった。
、その直下に設けられたＩｎＧａＡｓ層の格子定数より
も大きい場合には、ＩｎＧａＡｓ層の層厚を両層の格子
定数差から決定される臨界膜厚よりも薄くすることによ
り良好な電気特性を得ることができることも実験より明
らかになった。
本発明は以上のような実験結果に基づ（ものである。
作用
ＩｎＰ基板と格子定数が大きく異なるＩｎＧａＡｓ／Ｉ
ｎＡｌ２ｓへテロ構造が、何故良好な電気的特性を示す
かは明確でない。ＩｎＰ基板よりも格子定数が小さいＩ
ｎＧａＡｓ／Ｉ ｎＡｅ Ａｓへテロ構造では、電気
的特性は著しく劣化することから、ＩｎＰ基板より格子
定数が大きいＩｎＧａＡｓ／ｆｎＡｅＡｓヘテロ構造で
は、結晶中に依存する欠陥があまり電気伝導に悪影響を
及ぼさないものと考えられる。推測ではあるが、ＩｎＰ
基板よりも格子定数の大きいＩｎＧａＡｓ／ＩｎＡｅ
Ａｓへテロ構造ではＩｎＰ基板とこのへテロ構造の界面
付近に欠陥が主として閉じ込められ、表面側へは伸びて
いかな（なるものと考えられる。
ｎＡｌ２ｓへテロ構造が、何故良好な電気的特性を示す
かは明確でない。ＩｎＰ基板よりも格子定数が小さいＩ
ｎＧａＡｓ／Ｉ ｎＡｅ Ａｓへテロ構造では、電気
的特性は著しく劣化することから、ＩｎＰ基板より格子
定数が大きいＩｎＧａＡｓ／ｆｎＡｅＡｓヘテロ構造で
は、結晶中に依存する欠陥があまり電気伝導に悪影響を
及ぼさないものと考えられる。推測ではあるが、ＩｎＰ
基板よりも格子定数の大きいＩｎＧａＡｓ／ＩｎＡｅ
Ａｓへテロ構造ではＩｎＰ基板とこのへテロ構造の界面
付近に欠陥が主として閉じ込められ、表面側へは伸びて
いかな（なるものと考えられる。
実施例によって、より詳細に説明するが、本発明による
ＩｎＧａＡｓ／ＩｎＡｌ２ Ａｓへテロ構造のＩｎＡｓ
組成および膜厚のとり得る値の範囲はきわめて広範囲で
あり、本発明は従来困難と考えられていたＩ ｎＧａＡ
ｓ／Ｉ ｎＡ＋２ Ａｓへテロ構造の結晶成長を容易に
し、この系の成長の量産化、低価格に大きく寄与するも
のである。
ＩｎＧａＡｓ／ＩｎＡｌ２ Ａｓへテロ構造のＩｎＡｓ
組成および膜厚のとり得る値の範囲はきわめて広範囲で
あり、本発明は従来困難と考えられていたＩ ｎＧａＡ
ｓ／Ｉ ｎＡ＋２ Ａｓへテロ構造の結晶成長を容易に
し、この系の成長の量産化、低価格に大きく寄与するも
のである。
実施例
本発明の第１の実施例を１１図に従って説明する。第１
図（ａ）は、ＩｎＰ基板１に分子線エピタキシー法を用
いて結晶成長したＩｎＧａＡｓ／ＩｎＡｇＡｓ系ＨＥＭ
Ｔ橘造の断面構造図を示すものである。半絶縁性ＩｎＰ
基板１に、ノンドープのＩ ｎｙＡｅ ＋−ｙＡｓ層１
１をＷ、の膜厚に形成し、次に、Ｉ ｎｘＧ ａ １−
ＸＡ ８層１２をＷ２の膜厚に形成する。その上に、ノ
ンドープのＩ ｎｙＡｆ２１−ｙ Ａ ｓスペーサ層１
３を例えば３０Ａ形成し、その上に、Ｎ形１ ｎｙ Ａ
Ｑ １−ｙ、Ａ ｓ層１４を３００Ａ形成した。 Ｉ
ａ Ｇａ−ｘ Ａｓ層１２はＩ ｎｙ Ａｅ ｌ−
ｙ Ａｓ層１１にほぼ格子整合させている。つまりＸ
ｚｙの状態とした。１５はショットキー電極形成用のキ
ャップ層であり、薄膜のＧａＡｓやＡｅＧａＡＳなどを
用いる。この時、ｙをＩｎＰ基板１に格子整合する０、
５２から０．７２まで変化させると同時に、Ｗ、とＷ２
の膜厚の和を種々変化させてヘテロ構造の特性を調べた
。第１図（ｂ）はその結果を示しているが、斜線の領域
において、室温での移動度が１０’ｃｌｉ？／Ｖ、Ｓを
十分越える寓い値を示した。第１図（ｂ）１こおいて破
線は、ＩｎＰ基板との格子定数の差から計算される臨界
膜厚を示しているが、実際に実験から得られる電気特性
の良好な領域は、はるかに広い範囲であることがわかる
。
図（ａ）は、ＩｎＰ基板１に分子線エピタキシー法を用
いて結晶成長したＩｎＧａＡｓ／ＩｎＡｇＡｓ系ＨＥＭ
Ｔ橘造の断面構造図を示すものである。半絶縁性ＩｎＰ
基板１に、ノンドープのＩ ｎｙＡｅ ＋−ｙＡｓ層１
１をＷ、の膜厚に形成し、次に、Ｉ ｎｘＧ ａ １−
ＸＡ ８層１２をＷ２の膜厚に形成する。その上に、ノ
ンドープのＩ ｎｙＡｆ２１−ｙ Ａ ｓスペーサ層１
３を例えば３０Ａ形成し、その上に、Ｎ形１ ｎｙ Ａ
Ｑ １−ｙ、Ａ ｓ層１４を３００Ａ形成した。 Ｉ
ａ Ｇａ−ｘ Ａｓ層１２はＩ ｎｙ Ａｅ ｌ−
ｙ Ａｓ層１１にほぼ格子整合させている。つまりＸ
ｚｙの状態とした。１５はショットキー電極形成用のキ
ャップ層であり、薄膜のＧａＡｓやＡｅＧａＡＳなどを
用いる。この時、ｙをＩｎＰ基板１に格子整合する０、
５２から０．７２まで変化させると同時に、Ｗ、とＷ２
の膜厚の和を種々変化させてヘテロ構造の特性を調べた
。第１図（ｂ）はその結果を示しているが、斜線の領域
において、室温での移動度が１０’ｃｌｉ？／Ｖ、Ｓを
十分越える寓い値を示した。第１図（ｂ）１こおいて破
線は、ＩｎＰ基板との格子定数の差から計算される臨界
膜厚を示しているが、実際に実験から得られる電気特性
の良好な領域は、はるかに広い範囲であることがわかる
。
しかもｙ＝０．７２の時であっても、１μｍ程度の膜厚
までは１０’ｃｊ／Ｖ、Ｓという高い移動度を示してお
り、実用上この０．７２の組成においても十分厚い膜の
形成が可能であることがわかる。
までは１０’ｃｊ／Ｖ、Ｓという高い移動度を示してお
り、実用上この０．７２の組成においても十分厚い膜の
形成が可能であることがわかる。
本実施例では、Ｉ ｎｘＧ ａ １−ｘＡ Ｓ層厚（Ｗ
２）は典型的には０．１μｍを用いた。本実施例の特徴
は、ＩｎＰ基板と格子整合しないＩｎＧａＡｓ／ＩｎＡ
ｌ２ｓへテロ構造の全体の膜厚く基板１上の層１１〜１
５全体の膜厚）がＩｎＰとの格子定数差で決められる臨
界膜厚を越えていることと、ヘテロ構造を構成するＩ
ｎＧａＡｓ層とＩｎＡｓ組成層のそれぞれが互いに格子
整合していることである。
２）は典型的には０．１μｍを用いた。本実施例の特徴
は、ＩｎＰ基板と格子整合しないＩｎＧａＡｓ／ＩｎＡ
ｌ２ｓへテロ構造の全体の膜厚く基板１上の層１１〜１
５全体の膜厚）がＩｎＰとの格子定数差で決められる臨
界膜厚を越えていることと、ヘテロ構造を構成するＩ
ｎＧａＡｓ層とＩｎＡｓ組成層のそれぞれが互いに格子
整合していることである。
本発明の第２の実施例は、第１図（ａ）の断面構造にお
ける半絶縁性ＩｎＰ基板１とノンドープＩ ｎｙ／ｌ
１−ｙＡ、 ９ Ｎ １１の間に、ＩｎＰ基板１と格子
整合させたノンドープＩ ｎｏ、５ｚＡｅｏ、４ａＡ
ｓバッファー層を挿入したものである。通常ＩｎＰ基板
は結晶品質が十分でな（、結晶成長した層に基板から不
要な不純物等が取り込まれる。これを除く意図からバッ
ファー層を導入することが望まれるが、本実施例では膜
厚が１００ＯＡ−５０００ＡのノンドープＩ ｎｏ、ｓ
２Ｇ ａｏ、４ｅＡ ｓ層をＩｎＰ基板１と層１１の間
に挿入した。その結果は第１図（ｂ）の斜線領域におい
て、やはり良好なＨＥ Ｍ Ｔ構造を得られることを示
した。従って、第１図（ａ）の半絶縁性ＩｎＰ基板１と
ノンドープＩ ｎｙＡｅｌ−ｙＡｓ層１１０間に基板と
格子整合したバッファー層を導入しても何ら変化はない
ことがわかる。このバッファー層は臨界膜厚の範囲であ
れば、ＩｎＰ基板よりも格子定数が多少大きくとも良い
ことは言うまでもない。
ける半絶縁性ＩｎＰ基板１とノンドープＩ ｎｙ／ｌ
１−ｙＡ、 ９ Ｎ １１の間に、ＩｎＰ基板１と格子
整合させたノンドープＩ ｎｏ、５ｚＡｅｏ、４ａＡ
ｓバッファー層を挿入したものである。通常ＩｎＰ基板
は結晶品質が十分でな（、結晶成長した層に基板から不
要な不純物等が取り込まれる。これを除く意図からバッ
ファー層を導入することが望まれるが、本実施例では膜
厚が１００ＯＡ−５０００ＡのノンドープＩ ｎｏ、ｓ
２Ｇ ａｏ、４ｅＡ ｓ層をＩｎＰ基板１と層１１の間
に挿入した。その結果は第１図（ｂ）の斜線領域におい
て、やはり良好なＨＥ Ｍ Ｔ構造を得られることを示
した。従って、第１図（ａ）の半絶縁性ＩｎＰ基板１と
ノンドープＩ ｎｙＡｅｌ−ｙＡｓ層１１０間に基板と
格子整合したバッファー層を導入しても何ら変化はない
ことがわかる。このバッファー層は臨界膜厚の範囲であ
れば、ＩｎＰ基板よりも格子定数が多少大きくとも良い
ことは言うまでもない。
本発明の第３の実施例を第２図を用いて説明する。第２
図において２１は層厚が３０００Ａ程度のノンドープＩ
ｎｏ、５２Ａ９０．４８Ａ Ｓバッファー層であり、
第２の実施例で説明したように、特に本発明において必
要なものではない。１１はＩ ｎｙＡｅｌ−ｙＡｓ層で
ｙ＞０．！５２かつ層厚がＩｎＰ基板との格子定数差で
決まる臨界膜厚より大きいものとした。２２はＩ ｎ、
Ａｅ １−ｙＡ ９層１１より格子定数が大きいＩ ｎ
、Ｇ’ａ １−、Ａ ｓ層で、Ｉ ｎ、Ａｅｌ−、Ａ
９層１１との伝導帯不連続値をより太き（する目的で、
ＩｎＡｓ組成を太き（したものである。すなわちｙ＜ｚ
としている。このようなＩ ｎｚＧ ａ １−、Ａ ｓ
層を用いた場合には、層２２のＩｎＡｓ組成２によって
電気的特性が太き（変化し、Ｉ ｎｚＧ ａ １−ｚＡ
ｓ層厚をあまり大きくできないことが実験より示され
た。この場合、ｙと２によって決定される臨界膜厚より
も、Ｉｎ、Ｇａ１−、Ａｓ層を薄く形成する必要がある
。
図において２１は層厚が３０００Ａ程度のノンドープＩ
ｎｏ、５２Ａ９０．４８Ａ Ｓバッファー層であり、
第２の実施例で説明したように、特に本発明において必
要なものではない。１１はＩ ｎｙＡｅｌ−ｙＡｓ層で
ｙ＞０．！５２かつ層厚がＩｎＰ基板との格子定数差で
決まる臨界膜厚より大きいものとした。２２はＩ ｎ、
Ａｅ １−ｙＡ ９層１１より格子定数が大きいＩ ｎ
、Ｇ’ａ １−、Ａ ｓ層で、Ｉ ｎ、Ａｅｌ−、Ａ
９層１１との伝導帯不連続値をより太き（する目的で、
ＩｎＡｓ組成を太き（したものである。すなわちｙ＜ｚ
としている。このようなＩ ｎｚＧ ａ １−、Ａ ｓ
層を用いた場合には、層２２のＩｎＡｓ組成２によって
電気的特性が太き（変化し、Ｉ ｎｚＧ ａ １−ｚＡ
ｓ層厚をあまり大きくできないことが実験より示され
た。この場合、ｙと２によって決定される臨界膜厚より
も、Ｉｎ、Ｇａ１−、Ａｓ層を薄く形成する必要がある
。
通常チャンネル層は１５０Ａ〜３００Ａ程度の膜厚でよ
いので、Ｚの値の上限としてｙが０．６５の時に０．８
程度となる。
いので、Ｚの値の上限としてｙが０．６５の時に０．８
程度となる。
なお、第２図の断面構造のＩ ｎｙＡｆ！ １−ｙＡｓ
Ａｓ層上１ ｎｚＧ ａ ＋−，Ａ ｓ層２２の間に、
Ｉ ｎＶＡｅｌ−ｙＡｓＡｓ層上１子整合したＩ ｎｘ
Ｇ ａ ＋−ｘＡ ｓ層を挿入した構造としてもよいこ
とは容易に類推できる。
Ａｓ層上１ ｎｚＧ ａ ＋−，Ａ ｓ層２２の間に、
Ｉ ｎＶＡｅｌ−ｙＡｓＡｓ層上１子整合したＩ ｎｘ
Ｇ ａ ＋−ｘＡ ｓ層を挿入した構造としてもよいこ
とは容易に類推できる。
発明の効果
本発明は、ＩｎＰ基板上にＩｎＰと格子不整合したＩｎ
ＧａＡｓ／ＩｎＡ１！ Ａｓへテロ接合構造を形成する
ものであり、ヘテロ構造の層厚が格子欠陥が導入される
臨界膜厚を越えた領域であることを特徴とするが、本発
明によってＩｎＰ基板との格子整合という結晶成長上の
制約が大幅に軽減されることになり、ＩｎＧａＡｓ／Ｉ
ｎＡｅＡｓ系ＨＥＭＴ構造の結晶成長工程の簡易化、量
産化、低価格化に本発明は大きく寄与するものである。
ＧａＡｓ／ＩｎＡ１！ Ａｓへテロ接合構造を形成する
ものであり、ヘテロ構造の層厚が格子欠陥が導入される
臨界膜厚を越えた領域であることを特徴とするが、本発
明によってＩｎＰ基板との格子整合という結晶成長上の
制約が大幅に軽減されることになり、ＩｎＧａＡｓ／Ｉ
ｎＡｅＡｓ系ＨＥＭＴ構造の結晶成長工程の簡易化、量
産化、低価格化に本発明は大きく寄与するものである。
第１図（ａ）は本発明の第１の実施例の電界効果型トラ
ンジスタの断面図、第１図（ｂ）は同トランジスタにお
けるＩｎＡｓ組成と層厚の関係図、第２図は本発明の第
２の実施例の電界効果型トランジスタの断面図、第３図
は従来の電界効果型トランジスタの断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、１１・・・・・・
ノンドープＩ ｎｙＡ ｅＩ−ｙＡ ｓ ｉｌ、１２・
・・・・・ノンドープＩ ｎｘＧ ａｌ−ｘＡ ｓ層、
１３・・・・・・ノンドープＩ ｎｙＡｅｌ−、Ａ ｓ
スペーサ層、１４・・・・・・Ｎ型Ｉ ｎｙＡｅ ＋−
ｙＡｓ層、１５・・・・・・ショットキー電極形成用キ
ャップ層、１６・・・・・・ゲート電極、１７・・・・
・・ソース電極、１８・・・・・・ドレイン電極、２１
・・・・・・ノンドープＩ ｎｏ、５２Ａｅｏ４ａＡｓ
バツフア一層、２２・・・・・・ノンドープＩ ｎｚＧ
ａ Ｉ−ｚＡ ｓ層。 代理人の氏名 弁理士 粟野重孝 ほか１名θ、ｓ２ ρ５７ σ３２
ンジスタの断面図、第１図（ｂ）は同トランジスタにお
けるＩｎＡｓ組成と層厚の関係図、第２図は本発明の第
２の実施例の電界効果型トランジスタの断面図、第３図
は従来の電界効果型トランジスタの断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、１１・・・・・・
ノンドープＩ ｎｙＡ ｅＩ−ｙＡ ｓ ｉｌ、１２・
・・・・・ノンドープＩ ｎｘＧ ａｌ−ｘＡ ｓ層、
１３・・・・・・ノンドープＩ ｎｙＡｅｌ−、Ａ ｓ
スペーサ層、１４・・・・・・Ｎ型Ｉ ｎｙＡｅ ＋−
ｙＡｓ層、１５・・・・・・ショットキー電極形成用キ
ャップ層、１６・・・・・・ゲート電極、１７・・・・
・・ソース電極、１８・・・・・・ドレイン電極、２１
・・・・・・ノンドープＩ ｎｏ、５２Ａｅｏ４ａＡｓ
バツフア一層、２２・・・・・・ノンドープＩ ｎｚＧ
ａ Ｉ−ｚＡ ｓ層。 代理人の氏名 弁理士 粟野重孝 ほか１名θ、ｓ２ ρ５７ σ３２
Claims (2)
- （１）半絶縁性ＩｎＰ基板上にこのＩｎＰ基板よりも大
きな格子定数を有するノンドープ Ｉｎ＿ｙＡｌ＿１＿−＿ｙＡｓ層とこのＩｎ＿ｙＡｌ＿
１＿−＿ｙＡｓ層と格子定数がほぼ等しいノンドープの Ｉｎ＿ｘＧａ＿１＿−＿ｘＡｓ層と、ノンドープのＩｎ
＿ｙＡｌ＿１＿−＿ｙＡｓ薄層およびＮ形のＩｎ＿ｙＡ
ｌ＿１＿−＿ｙＡｓ層が順次形成されてなり、かつ前記
ＩｎＰ基板上に形成された層厚の全体が、前記半絶縁性
ＩｎＰ基板との格子定数差より決定される臨界膜厚より
も厚く設定されているヘテロ接合構造を有してなるヘテ
ロ接合型電界効果トランジスタ。 - （２）半絶縁性ＩｎＰ基板上に、前記ＩｎＰ基板よりも
大きな格子定数を有し、前記ＩｎＰ基板との格子定数の
差から決められる臨界膜厚よりも厚い膜厚を有するノン
ドープの Ｉｎ＿ｙＡｌ＿１＿−＿ｙＡｓ層と、このＩｎ＿ｙＡｌ
＿１＿−＿ｙＡｓ層よりも格子定数が大きいノンドープ
の Ｉｎ＿ｚＧａ＿１＿−＿ｚＡｓの薄層と、ノンドープの
Ｉｎ＿ｙＡｌ＿１＿−＿ｙＡｓ薄層およびＮ形のＩｎ＿
ｙＡｌ＿１＿−＿ｙＡｓ層が順次形成されてなるヘテロ
接合構造を有してなるヘテロ接合型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077565A JPH088354B2 (ja) | 1989-03-28 | 1989-03-28 | ヘテロ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077565A JPH088354B2 (ja) | 1989-03-28 | 1989-03-28 | ヘテロ接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254731A true JPH02254731A (ja) | 1990-10-15 |
| JPH088354B2 JPH088354B2 (ja) | 1996-01-29 |
Family
ID=13637535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077565A Expired - Lifetime JPH088354B2 (ja) | 1989-03-28 | 1989-03-28 | ヘテロ接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088354B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322541A (ja) * | 1989-06-20 | 1991-01-30 | Sanyo Electric Co Ltd | エピタキシャルウエハ |
| WO2012073539A1 (ja) * | 2010-12-01 | 2012-06-07 | 住友電気工業株式会社 | 受光素子、検出装置、半導体エピタキシャルウエハ、およびこれらの製造方法 |
| JP2012256826A (ja) * | 2010-12-01 | 2012-12-27 | Sumitomo Electric Ind Ltd | 受光素子、半導体エピタキシャルウエハ、これらの製造方法および検出装置 |
| WO2013179901A1 (ja) * | 2012-05-30 | 2013-12-05 | 住友電気工業株式会社 | 受光素子、半導体エピタキシャルウエハ、検出装置および受光素子の製造方法 |
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| JPS6466972A (en) * | 1987-09-07 | 1989-03-13 | Fujitsu Ltd | Heterojunction fet |
| JPS6474765A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Hetero-junction fet |
-
1989
- 1989-03-28 JP JP1077565A patent/JPH088354B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| US9391229B2 (en) | 2012-05-30 | 2016-07-12 | Sumitomo Electric Industries, Ltd. | Light receiving element, semiconductor epitaxial wafer, detecting device, and method for manufacturing light receiving element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088354B2 (ja) | 1996-01-29 |
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