JPH0225575B2

JPH0225575B2 -

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Publication number: JPH0225575B2
Application number: JP57187673A
Authority: JP
Inventors: Abiatsutsu Jannkuroodo
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1981-12-29
Filing date: 1982-10-27
Publication date: 1990-06-04
Also published as: US4523322A; EP0082901B1; EP0082901A1; DE3169628D1; JPS58116833A

Description

【発明の詳細な説明】発明の技術的分野本発明はデイジタル・データ伝送システム、特
にモデムを外部クロツクに同期するための装置に
係る。

発明の背景デイジタル・データ伝送システムにおいて、ビ
ツト・シーケンスは、通常、入力ターミナルでは
いわゆる“変調”動作が、出力ターミナルではい
わゆる“復調”動作が行われた後に、伝送チヤネ
ルを介してターミナル間で交換される。事実、記
号に変換されたビツト（複数の）、またはビツト
（複数の）のグループ（複数の）は、送信クロツ
クによつて等間隔に分離され、かつ限界を決めら
れた、いわゆる“信号送信瞬間”に１つずつ送信
される。その結果、送信波は正確に限界を決めら
れた前記信号送信瞬間にのみデータを表わす。送
信クロツクはしばしば、いわゆる“デイジタル位
相ロツク”型発振器PLOに含まれる。PLOは水
晶発振器を含んでいるので正確かつ安定であり、
希望するクロツク周波数よりも相当に高い周波数
で動作する。水晶発振器の出力波は分周器ステー
ジを通り、その出力として適当なクロツク周波数
を有する信号を生じる。クロツク信号の位相は分
周器の分割係数を制御することによつて調整され
る。

このようにして、エミツタは送信されるビツト
を取出し、かつ処理する動作にある程度まで同期
することができる。前記動作はターミナルを介し
て、そのターミナルの動作速度で与えられる。あ
る場合には、PLOの動作は同期の問題が正しく
解決されるのを不可能にする。これは特に、デー
タ・ビツトの速度を規定するクロツク信号の位相
が急激に変化する場合にそうである。その場合、
IBM Technical Disclosure Bulletin、Vol.22、
No.10、March1980、ページ4597−4599において
記述されているような他の手段を用いる。ターミ
ナルがデータに与える速度、およびエミツタが前
記データを取出す速度は、いわゆる“伸縮”バツ
フアを使用することによつて整合される。レジス
タの伸縮性は前記バツフア機能を確保する装置の
追加を必要とする事実に加えて、レジスタの大き
さとロードおよびアンロードの速度の差によつて
制限される。ある動作状態の下では、いくつかの
ビツトが失われることがあり、それによつて伝送
エラーを生じることは容易に理解される。

また、最新の伝送システムでは、同じエミツタ
がいくつかのターミナルに結合される。個々にシ
ステムに結合されたターミナルは１つずつ独占的
に作動するが、エミツタ・クロツクはそれ自身を
速かに、正しいシステム動作を可能にするターミ
ナル・クロツク位相および周波数の１つに調整可
能でなければならない。ある場合には、結合され
るターミナルのクロツクは、現在結合されている
ターミナルの１つと反対の位相および／または異
なる周波数であるかもしれない。エミツタ・クロ
ツクは１つの周波数から他の周波数に、特に１つ
の位相から他の位相に切換可能でなければならな
い。この切換は速かに行われ、データが失われる
のを避けなければならない。

上述のようなデータビツトの消失は、エミツタ
のクロツクの同期を実現するために“伸縮
（elastic）”バツフアを使用していたことに起因
するものである。すなわち、伸縮バツフアにはそ
のレジスタの大きさや、ロードの速度とアンロー
ドの速度との違いの制約があるため、この制約を
越えた場合、そのデータが消失することになるか
らである。したがつて本発明は従来伸縮バツフア
を使用していたことに起因する、データビツトの
消失の問題を解決することを目的としている。

発明の概要この目的を達成するため、ターミナルと、ター
ミナルからデータを受け取つて該データを送信す
るモデムと、を有するデータ伝送システムにおい
て前記モデムのクロツクによるクロツク信号（以
下、「内部クロツク信号」という）を前記ターミ
ナルのクロツクによるクロツク信号（以下、「外
部クロツク信号」という）に同期させるための本
発明の同期装置は、(a)所定の基準信号に基づき前
記内部クロツク信号として使用される回復クロツ
ク信号を発生する位相固定発振器と、(b)前記外部
クロツク信号と前記回復クロツク信号との間の位
相差に基づく制御信号を生成する手段と、(c)前記
制御信号に基づき前記外部クロツク信号をシフト
させる第１のシフト手段と、(d)前記制御信号に基
づき前記外部クロツク信号をシフトさせ、該シフ
トされた外部クロツク信号を前記回復クロツク信
号を発生する位相固定発振器のための前記所定の
基準信号として供給する第１のシフト手段と、(e)
前記制御信号に基づき前記ターミナルからのデー
タをシフトさせる第２のシフト手段と、(f)前記第
２のシフト手段から出力されたデータを前記回復
クロツク信号の制御の下で送出するゲート手段
と、より成る構成を有することを特徴としてい
る。

発明の作用上述の如き本発明の構成によれば、外部クロツ
ク信号と回復クロツク信号との間の位相差に基づ
いてターミナルからのデータだけでなく外部クロ
ツク信号もシフトさせ、これを位相固定発振器の
ための調整信号として使用するので迅速な同期化
が実現されると共にデータビツトの消失を防止す
ることができる。

さらに、本発明の実施例によれば、上記目的達
成のためデータ送信システムにはデータ／クロツ
ク・バツフア回路を有するインターフエースが含
まれる。前記バツフア回路は、エミツタ・クロツ
クを同期させる回復クロツク信号を発生するため
の位相ロツク・クロツクを含む。前記位相ロツ
ク・クロツクは、前記外部クロツク信号をロード
されるクロツク・シフト・レジスタによつて与え
られた基準信号によつて制御される。前記クロツ
ク・シフト・レジスタの内容は、いわゆる切換ク
ロツク信号の速度でシフトされる。切換クロツク
信号は、回復クロツク信号の位相を外部クロツク
の位相と比較し、初期時刻に続く最初の外部クロ
ツク・サイクルの、回復クロツク信号と外部クロ
ツク信号の間の位相遅延に相当する部分に対し
て、特定の高い周波数で発振する第１の信号の発
生を前記初期時刻基準で開始し、続いて低い周波
数で発振する第２の信号を発生させることによつ
て生成される。また、切換クロツク信号は送信さ
れる前記データ信号をロードされたデータ・シフ
ト・レジスタを制御するのに用いられる。前記初
期時刻基準は、１つの２進レベルから他のレベル
に切換える信号を送る要求に基づいて規定され
る。

良好な実施例の説明第１図で、デイジタル伝送システム（以下、伝
送システムという）の一例が示される。ローカ
ル・ネツトワーク１０は伝送システムの一端に与
えられる。伝送システムのネツトワークはモデム
（変調器／復調器）Ｍ１に結合されたターミナル
１４（DTE）を含む。モデムＭ１はターミナル
１４で与えられるデータを送出し、かつ回線２２
からデータを受取つてターミナル１４に与える。
ターミナル１４とモデムＭ１の間のデータ授受は
チヤネル１６，１８および２０を介して行われ
る。リモート・ネツトワーク１２は伝送システム
の他端に与えられる。リモート・ネツトワーク１
２は双方向性伝送を行なう回路２２を介してモデ
ムＭ１に結合されたモデムＭ２を含む。更に、モ
デムＭ２はインターフエースＩ１およびＩ２を介
して従属モデムＭ３およびＭ４に結合される。従
属モデムＭ３およびＭ４は他のターミナル（図示
せず）に結合された別のモデムＭ５，Ｍ６および
Ｍ７に作用する。モデムＭ１〜Ｍ７はIBMモデ
ム３８６３または３８６４または３８６５の中か
ら選ぶことができる。更に、モデムＭ２はターミ
ナルDTE１にインターフエース回路Ｉ３を介し
て作用する。第１図に示すように、モデムＭ２は
いくつかのターミナル（またはモデム）に作用す
る。従つて、１つのモデムに対する複数の入力の
存在による問題がモデムＭ２のレベルで現われ
る。図面に示す伝送システムのネツトワークで
は、モデムＭ２が直接作用する素子の数は３素
子、すなわち、ターミナルDTE１とモデムＭ３
およびＭ４に限定されているが、この数(3)および
前記３素子の構成に拘束されないことに注意しな
ければならない。更に、本発明において、モデム
Ｍ３，Ｍ４およびターミナルDTE１の間の相違
は重要ではない。それらはすべてモデムＭ２に結
合されたターミナルとみなすことができる。

第２図はモデムＭ２の詳細図で、本発明につい
て多くの説明を与える。モデムＭ２は２つの部
分、すなわち受信装置を表わす上位部分と送信装
置を表わす下位部分に分れている。受信装置は機
能的には装置３０，３２および３４の３ブロツク
を含む。装置３０（SP１）は回線２２を介して
受信した信号に対する信号処理を行なう。装置３
２はSP１（ブロツク３０）によつて処理された
信号から受信クロツク信号（RC０）と受信デー
タ信号（RD０）を得る。次に、装置３４は前記
データ信号RD０を、フアン・アウト装置MPSと
インターフエースＩ１，Ｉ２およびＩ３を介し
て、それぞれの宛先、すなわちモデムＭ３，Ｍ４
またはターミナルDTE１に送る。MPSとインタ
ーフエース回路Ｉ１，Ｉ２およびＩ３はマルチプ
レクス／デマルチプレクス装置MPXに含まれる。
受信クロツク信号（RC０）はSP１で処理された
受信信号から得られた情報によつて制御された
PLOを使用して受信装置内で生成される。また、
前記クロツク信号は受信信号からの受信データ信
号（RD０）の取出を制御する。受信情報（デー
タ・ビツト）を適当なインターフエースに正しく
方向づけることは受信データ内のアドレス情報を
用いて行われる。受信端で、実行されるそれぞれ
の動作の同期化は受信クロツク信号（RC０）の
制御の下に行われる。従つて、前記同期化に関す
る限り、クロツクの不整合を避けるために解決す
べき問題は特にない。送信側では前記のような訳
にはいかない。

第２図の下位部分では、本発明に関連する主要
な送信機能を示す。モデムＭ３およびＭ４とター
ミナルDTE１はそれぞれ、送信されるデータを
エミツタ３８に方向づける装置３６のインターフ
エースＩ１，Ｉ２およびＩ３に結合される。エミ
ツタ３８はIBMモデム３８６３〜３８６５で使
用されるタイプで、いわゆる“両側波帯−直角位
相搬送波”技術（DSB−QC）によつて作動す
る。ターミナルDTE１とモデムＭ３およびＭ４
によつて与えられたデータ・ビツトは所定の規則
に従つて組合わされる。例えば、エミツタ３８は
４ビツト（カツドビツト）のグループを形成す
る。各々のカツドビツトはデータ信号a_iを定義
し、データ記号a_iは次々に、送信される搬送波の
位相および／または振幅に関する情報に変換され
る。これらのすべての動作は１つ１つが互いに同
期されなければならない。前記同期を得るため、
エミツタはPLO４０を含む。しかし、ターミナ
ルDTE１とモデムＭ３およびＭ４はそれら自身
の速度でインターフエースＩ１〜Ｉ３にデータ・
ビツトを与える。この場合、モデムＭ２は外部ク
ロツクに関して動作するといわれる。送信が正し
く実行されることを可能にするために、前記ビツ
トはインターフエースＩ１〜Ｉ３から正しい時刻
に取出される。従つて、位相および周波数同期は
データが失われるのを防ぎながらPLO４０と外
部クロツクの間で確保されなければならない。次
に位相同期の問題について詳細な説明を行なう。

第２図で、前記同期は入力インターフエース・
マルチプレクサすなわちフアン・イン装置MPE
４２によつて行われる。前記装置は、前記外部ク
ロツクとPLO４０の間の位相遅延による影響を
無効にするように、送信されるデータの外部ソー
スのクロツクとPLO４０の間のバツフアとして
作用する。フアン・イン装置MPE４２は、動作
中のターミナルがどれであつても、PLO４０に
回復クロツク信号XCOを与える。ある時点でデ
ータ・ビツトを与えるのは１つの外部ソースだけ
である。言いかえれば、１つのソースがビツトを
与えるとき、他のソースは待機状態である。ある
時点で１つのソースだけがビツトを与えるという
独占的条項を、改善するため、インターフエース
Ｉ１，Ｉ２およびＩ３が後で述べる除外回路５０
に結合される。

第３Ａ図および第３Ｂ図では、インターフエー
ス回路Ｉ１，Ｉ２およびＩ３と、それらに相当す
る回路でそれぞれモデムＭ３，Ｍ４およびターミ
ナルDTE１に含まれるI′１，I′２およびI′３の詳
細を示す。これらのすべてのインターフエースは
CCITTの要求、特に勧告V24に従つて設計され
ている。前記勧告は１０２から１９２までの“１
００”シリーズの番号の回路結合を定義する。こ
れらの詳細を次に示す。

回路１０３V24：送信データ（XD）：モデムＭ２によつて受領されたデータ信号と前
記モデムＭ２によつて送信されるデータ信号はこ
の回路を通過する。

回路１０４V24：受信データ（RD）：モデムＭ２によつて与えられたデータ信号はこ
の回路を通過する。

回路１０５V24：送信要求（RTS）：この回路の信号はモデムＭ２を制御して送信状
態にセツトする。この回路の論理レベルによつ
て、モデムＭ２はデータ・チヤネルの送信状態に
セツトされるか、または反対に、非送信状態にセ
ツトされる。

回路１０６V24：送信レデイ（RFS）：この回路の信号はモデムＭ２がデータ・チヤネ
ルでデータを送信するのに適応しているかどうか
を示す。

回路１０７V24：データ・セツト・レデイ
（DSR）：この回路の信号はモデムＭ２が動作可能である
かどうかを示す。この回路の論理状態の１つはモ
デムＭ２が伝送回線に結合されることを示し、か
つデータ交換を開始するために他の制御信号を装
置（Ｍ２，Ｍ３またはDTE１）と交換する動作
が可能であることを示す。

回路１０８／２V24データ・ターミナル・レデイ
（DTR）：この回路の信号はモデムＭ２を回線に接続また
は回線から切断するためモデムＭ２の切換えを制
御する。ターミナル（または従属モデム）はデー
タの送信または受信が可能になる毎に回路１０
８／２に特定の論理レベルを示すことができる。

回路１０９V24：データ・チヤネル受信回線信号
検出器：この回路は“搬送波検出（CD）”とも呼ばれ
る。

回路１１３V24：送信装置信号エレメント・タイ
ミング（XC）：この回路の信号はモデムＭ２に信号エレメント
のタイム・ベース（外部クロツク）を与える。

注：外部クロツクはクロツクPLO４０と、また
はPLO４０は外部クロツクとできるだけ正確
に同期させられる。

回路１１５V24：受信装置信号エレメント・タイ
ミング（RC）：以上の各回路は第３Ａ図および第３Ｂ図に示さ
れ、その所在位置によつて規定されたインデツク
スが付されている。インデツクス“０”はモデル
Ｍ２に使用される。インデツクス“１”はインタ
ーフエースＩ１およびI′１に、インデツクス
“２”はインターフエースＩ２およびI′２に、イ
ンデツクス“３”はインターフエースＩ３および
I′３に使用される。

第３Ａ図では、モデムＭ２の受信部分（第２図
の上位部分）の接続が示される。フアン・アウト
装置MPSは最も簡単な表現になつている。フア
ン・アウト装置MPSの目的は回路RD０，RC０，
CD０，RFS０およびDSR０をインターフエース
Ｉ１，I′１，Ｉ２，I′２およびＩ３，I′３に直接に
結合することである。従つて、フアン・アウト装
置MPSは装置３２によつてデータから取出した
タイム・ベース信号RC０（クロツク）をインタ
ーフエースに、更にインターフエースからモデム
Ｍ３，Ｍ４およびターミナルDTE１に与える。
また、フアン・アウト装置MPSは受領データRD
０をインターフエース・グループに送る。実際に
データを与えられる特定のターミナルの識別は受
領データ内のアドレス情報から自らを識別する前
記ターミナル自身によつて行われる。

第３図ＢはインターフエースをモデムＭ２の送
信部分に相互接続する回路を示す。ここで留意す
べき点は、本発明に関してモデムＭ３およびＭ４
はターミナルとみなすことである。この場合、前
記のように、相互接続の確立は更に困難である。
入力インターフエース・マルチプレクサ、フア
ン・イン装置MPEはフアン・アウト装置MPSよ
りも複雑である。これは送信されるデータの取出
しを同期する、すなわち、使用中のクロツク信
号、言い換えればモデムＭ３，Ｍ４およびターミ
ナルDTE１のいわゆる“外部”クロツクの相互
同期を特に確保し、かつ同期を容易にするため
PLO４０にできるだけ安定した単一の信号を与
える必要があるからである。

インターフエースＩ１，Ｉ２またはＩ３の１つ
が動作すると直に、他の２つのインターフエース
を除外する必要がある。これは除外回路５０によ
つて行われる。除外回路５０は外部クロツク
（RC Ext）およびデータ（RD Ext）情報を与え
る。前記情報は実際には、他の２つのインターフ
エースを除外した後にインターフエースＩ１，Ｉ
２またはＩ３によつて与えられ、エミツタ３８を
経て送られる。除外回路５０をエミツタ３８に結
合するデータ／クロツク・バツフア回路５２はエ
ミツタ３８に与えられたデータ（XD０）の正し
い位相を確保し、回復クロツク情報（XC０）を
与える。情報XC０は送信されるデータの正しい
時間的一致を確保するように与えられる。従つ
て、XC０の位相と周波数はRC Extにかかわら
ずできるだけ安定でなければならない。

第４図は除外回路５０の実施例を示す。インタ
ーフエースＩ１，Ｉ２およびＩ３の信号１，
CD２および３（信号参照記号の上部の横線
はそれらの信号が負論理信号であることを示す）
はNAND回路５４の入力に送られる。NAND回
路５４の出力は信号α、β、γ、およびそれらの
補数（反転），，をそれぞれ送る３つのラ
ツチ５６，５８および６０をトリガするのに用い
られる。ラツチ５６，５８および６０のセツト入
力はNAND回路６２，６４および６６の出力に
それぞれ結合される。NAND回路６２の入力は
信号，，CD１，２および３を受取
る。NAND回路６４は信号，，１，
２および３を受取る。NAND回路６６は信
号，，RTS３、１および２を受取る。
OR回路６８は信号，，およびを受取り、
モデムＭ３またはＭ４の１つ、またはターミナル
DTE１によるモデムＭ２に対する送信要求をエ
ミツタ３８に知らせる情報RTS０＝α＋β＋γ
を与える。インターフエースI′１，I′２およびI′３
によつて（インターフエースＩ１，Ｉ２およびＩ
３の回路XC１，XC２およびXC３を経て）与え
られた外部クロツク信号RC１，RC２，RC３は
それぞれ、NAND回路７０，７２または７４の
入力の１つに加えられる。また、NAND回路７
０，７２または７４のもう１つの入力はそれぞれ
信号α，βおよびγを受取る。OR回路７６は、
その入力がNAND回路７０，７２および７４の
出力に結合され、モデムＭ２のエミツタ３８によ
つて作動するように選択されたターミナルＭ３，
Ｍ４またはDTE１の１つから出された、いわゆ
る“外部クロツク”情報RC Extを出力する。実
際に、前記選択されたターミナルは特定の瞬間に
送信要求を与えた最初のターミナルであり、すべ
ての他のターミナルを除外する。インターフエー
スI′１，I′２およびI′３によつて（インターフエー
スＩ１，Ｉ２およびＩ３の回路XD１，XD２お
よびXD３を経て）与えられたデータRD１，RD
２およびRD３はそれぞれNAND回路７８，８０
および８２の入力に加えられる。前記各NAND
回路のもう１つの入力はそれぞれ信号α，βおよ
びγを受取る。NAND回路７８，８０および８
２の出力はNAND回路８４の入力に結合される。
NAND回路８４の出力はターミナルＭ３，Ｍ４
またはDTE１の１つによつて与えられた送信デ
ータを表わす信号RD Extを与える。

クロツク信号RC Extは位相と周波数が比較的
安定し変化しない信号をPLO４０に加えるため
に処理される信号であり、前記動作はエミツタ３
８に送られるデータRD Extの伝送を妨害せずに
行われる。周波数調整は比較的簡単である。信号
RC ExtはモデムＭ２のエミツタ３８のPLO４０
と同じ周波数でなければならない。適当な水晶制
御クロツクが伝送ネツトワーク内で通常使用され
る。

最も精確な位相調整は第５図に示す回路によつ
て行われる。この回路はデータ／クロツク・バツ
フア回路５２に含まれる。前記回路５２は通常の
PLOクロツク、すなわち、分周回路９２に結合
された水晶発振器（Xtal）９０を含む。回復ク
ロツク信号XC０を取上げる分周回路９２の出力
は位相比較回路（COMP）９４の入力の１つに
結合される。位相比較回路９４は分周回路９２の
プラス・マイナス入力に結合された２つの出力が
与えられる。回路９０，９２，９４の目的は信号
XC０を追尾することである。

外部クロツク信号RC Extは切換クロツク発生
回路９８の入力の１つに加えられる。前記回路９
８のもう１つの入力は回復クロツク情報XC０を
受取るように結合される。除外回路５０を経て与
えられる他の３つの信号、すなわち、高速クロツ
ク信号（FC）、低速クロツク信号（SC）、および
時間基準信号（RTS０）もまた、切換クロツク
発生回路９８の入力に加えられる。前記回路９８
はシフト・レジスタ１００および１０２のシフト
を制御するのに用いられる切換クロツク信号
（SWC）を生じる。シフト・レジスタ１００は参
照記号SRCを有し、クロツク・シフト・レジス
タとして動作する。シフト・レジスタ１００の入
力は信号RC Extを受取るように結合され、同じ
く出力（Ｘ）は位相比較回路９４の第２の入力
（“制御”または“基準”入力とも呼ばれる）に結
合される。従つて、信号Ｘはシフトされた基準ク
ロツク信号である。シフト・レジスタ１０２は参
照記号SRDを有し、そのデータ入力はターミナ
ルによつて与えられたデータRD Extを受領し、
モデムＭ２によつて送信されるように結合され
る。シフト・レジスタ１０２はデータ・シフト・
レジスタとして動作する。シフト・レジスタ１０
２（SRD）の出力は回復クロツク信号XC０（お
よびシフト・レジスタ１００（SRC）の最後の
１ステージで与えられた、いわゆる禁止信号
“INH”）によつて制御されるラツチ１０４をド
ライブする。

PLO発振器９０，９２，９４は96Fb（Fbは
PLO４０（エミツタ・クロツク）の周波数）に
等しい周波数に調整された水晶発振器９０を含
む。クロツク信号96FbはＮ＋１を係数として
（Ｎ＝96）、分周回路９２で分割される。位相比較
回路９４が分周回路９２のプラス入力に信号を加
えると、前記分周回路９２は96Fbで発振してい
る信号周波数を係数97で分割し、位相比較回路９
４の信号が分周回路９２のマイナス入力に加えら
れると、96Fbの信号周波数は係数95で分割され
る。位相比較回路９４の出力がどちらも現われな
い場合は、分周回路９２は水晶発振器９０によつ
て与えられた信号周波数を係数96で分割する。

第６図は第５図の装置によつて実行された動作
のタイミング図である。最初の４つの線は周波数
8Fb、4Fb、2FbおよびFb＝XC０の信号を表わ
す。これらの信号は水晶発振器９０によつて与え
れた96Fbの信号から得られる。第５の線は外部
クロツク信号RC Extを表わす。第６の線はRC
Extの最初の前縁と第４の線に示す信号XC０の
最初の前縁の間の位相遅延を示す信号△を表わ
す。この場合、“最初の前縁”は送信要求の発生、
すなわち低論理レベルから高論理レベルへの
RST０の移行（第７の線に示される）の後の最
初の前縁を意味する。

信号△は信号RST０の前縁が現われる場合に
のみ発生する。信号△が高論理レベルで、周波数
の高いクロツク信号FC＝8Fbの前縁で開始する
と、信号SWC（タイミング図の第８の線で表わさ
れる）は同じ周波数FCで変化する。残りの時間、
すなわち信号△が低論理レベルのとき、信号
SWCは低い周波数SCで変化する。第６図のタイ
ミング図ではFC＝8Fbであり、SC＝2Fbである。
これらの制限はタイミング図を簡単にするために
のみ選択されたものである。実際にはFCは16Fb
に等しく、前記16Fbの信号自身は32Fbの信号
FC′から得られる。タイミング図の次の３つの線
（第９〜第11の線）はSRC１，SRC２およびSRC
３である。これらの線に示される信号は３連続シ
フトにおけるシフト・レジスタ１００（SRC）
の内容の展開を示す。このレジスタは信号RC
Extをロードされ、その内容は切換クロツク信号
SWCの後縁の制御の下にシフトされる。

第12の線はシフト・レジスタ１０２（SRD）
の入力に加えられるデータ・ビツトＡ，Ｂ，Ｃ等
を示す。これらのデータ・ビツトは外部クロツク
信号RC Extと同期してシフト・レジスタ１０２
（SRD）の入力に加えられる。同じデータ・ビツ
トの位相は最初は回復クロツク信号XC０の位相
とは無関係である。しかし、タイミング図で
SRD１，SRD２およびSRD３の信号が示すよう
に、データ、すなわち切換クロツク瞬間SWCに
おけるシフト・レジスタ１０２（SRD）の入力
のレベル値はこの切換クロツク信号によつてシフ
トされる。シフトは信号SWCの前縁で行われる。
実際には、シフト・レジスタ１００（SRC）お
よび１０２（SRD）は３ステージではなく16ス
テージで選択されている。SRD３の線の信号で
示すように、位相を調整されるビツトＡはビツト
Ｂ，Ｃ，Ｄ等に比して拡張される。そして、いわ
ゆる“ゲート禁止”信号INH（第16の線）によつ
てビツトＡを他のビツトと同じ長さに切りつめ、
ビツトＡが回復クロツク信号と同相で現われるよ
うにする。これはエミツタ３８に与えられる同相
データを表わす線XD０によつて示される。従つ
て、XD０はエミツタ３８に与えられるデータ・
ビツト・トレインを表わす。

第５図に示すデータ／クロツク・バツフア回路
を含む各種の素子の詳細な実施例を次に説明す
る。

第７図は第５図に示すデータ／クロツク・バツ
フア回路で与えられたPLO発振器のフイードバ
ツク・ループの制御素子、特に水晶発振器９０に
よつて与えられた96Fbの信号周波数をN′＝３、
N′−１＝２、またN′＋１＝４によつて分割する
分周回路９２および位相比較回路９４に属する回
路を示す。周波数（96±１）Fbに対する調整は
分周回路９２に含まれ、第７図の回路に直列に取
付けられた第２の分周器（図示せず）を使用して
行われる。分周回路９２によつて与えられた回復
クロツク信号XC０はＪ−Ｋ型のラツチ１０６の
入力Ｊに与えられる。シフト・レジスタ１００
（SRC）の出力に現われる基準信号Ｘは第２のイ
ンバータ１０８に先行する第１のインバータ１０
７の入力に加えられる。インバーチ１０８の出力
はＪ−Ｋ型のラツチ１０６の入力Ｃに加えられ
る。ラツチ１０６の入力Ｃに通じるワイヤはＮで
示されている点に注目されたい。これは、前記Ｊ
−Ｋラツチは、入力Ｃに加えられた信号が負に移
行するエツジ（負のスロープ）にあるときに、入
力Ｊに加えられた信号のレベルを読取ることを意
味する。従つて、Ｎの代りにＰを用いることは入
力Ｃに加えられた信号の正のスロープが考慮され
ていることを意味することになる。ラツチ１０６
の通常の出力はもう１つのＪ−Ｋ型のラツチ１１
０の入力Ｊに加えられる。ラツチ１１０の通常の
出力は同じラツチの入力Ｋにフイードバツクされ
る。ラツチ１１０の通常の出力信号はδで示され
る。ラツチ１１０の入力Ｃは後に説明する信号Ｔ
１を受取る。ラツチ１０６は、信号XC０の新し
い負に移行するエツジが現われるまで、ラツチ１
１０の反転出力を加えることによつてラツチさ
れる。ラツチ１１０の同じ出力はNAND回路
１１２の入力の１に加えられる。NAND回路１
１２の他の２つの入力は信号１および２（後
で説明する）を受取る。

水晶発振器９０によつて与えられた96Fbの信
号はカスケードに取付けられた２つのFF（フリツ
プフロツプ）１１４および１１６の入力に加えら
れる。FF１１４の通常の出力は信号Ｔ１を生じ
る。FF１１４の出力はFF１１６の入力に結合さ
れ、FF１１６は信号Ｔ２を生じる。信号Ｔ２の
反転（２）は分周回路９４に加えられる。FF
１１６の出力はFF１１４の入力に加えられる。
NAND回路１１２の出力はFF１１４を制御す
る。

信号Ｔ１およびＴ２はNAND回路１１８の入
力に加えられる。NAND回路１１８の第３の入
力は信号εを受取る。NAND回路１１８の出力
はFF１１４を制御する。

インバータ１０７の出力から取出された信号Ａ
はＪ−Ｋ型のラツチ１２０の入力Ｃに加えられ
る。ラツチ１２０の入力Ｊは回復クロツク信号
XC０を受取る。ラツチ１２０の通常の出力はＪ
−Ｋ型ラツチ１２２の入力に加えられる。ラツチ
１２２の通常の出力は信号εを生じる。信号εは
ラツチ１２２の入力Ｋに加えられる。ラツチ１２
２の反転出力はラツチ１２０のラツチ動作を制御
する。

水晶発振器９０によつて与えられた96Fbの信
号はNAND回路１２４の入力の１つに加えられ
る。NAND回路１２４のもう１つの入力には信
号Ｔ１が加えられる。NAND回路１２４の出力
はインバータ１２６で反転され、ラツチ１２２の
入力Ｃに加えられる。

信号RTS０はラツチ１１０および１２２をラ
ツチするのに用いられる。

ラツチ１０６、インバータ１０７および１０８
とラツチ１１０を含む回路は回復クロツク信号
XC０と基準信号Ｘを分離する遅延を規定し、表
示するのに用いるものとみなされる。ラツチ１２
０および１２２、NAND回路１２４とインバー
タ１２６を含む回路は回復クロツク信号XC０と
基準信号Ｘの間の最初の遅延を規定し表示する。

NAND回路１１２、FF１１４および１１６と
NAND回路１１８を含む回路は水晶発振器９０
によつて与えられた96Fbの信号を係数２、３ま
たは４で分割する。３つのステータスは静止ステ
ータス、遅延ステータスおよび進〓ステータスと
定義される。＝１およびε＝０または＝０お
よびε＝０のとき得られる静止ステータスでは、
分割係数として３が得られる。＝ε＝０に対応
する遅延ステータスでは分割係数として４が得ら
れる。＝ε＝１に対応する進〓ステータスでは
分割係数として２が得られる。

第８図は周波数分割を実行する装置ならびに信
号Ｔ１およびＴ２のタイミング図を示す。分割係
数を３から２または４に切換える動作は１／Fb
の期間毎に１回だけ実行される。分割係数はラツ
チ１１０の出力が論理レベル１になると直に
“３”に戻る。

FF１１６の出力２は係数32で周波数分割す
る分周回路（図示せず）をドライブする。従つ
て、分周回路９２と位相比較回路９４によつて実
行される動作セツトは、シフトされたクロツク信
号Ｘが信号XC０と同相になるまで、１／Fbの期
間毎に１回“１”を係数Ｎに加えるか、または
“１”を係数Ｎから引く動作を含む。

第９図は切換クロツク信号SWCを生じる切換
クロツク発生回路９８の実施例の詳細を示す。ま
た、第９図は切換クロツク発生回路９８の動作中
における信号のタイミング図を示す。

外部クロツク信号RC Extはラツチ１２８の入
力に加えられ、ラツチ１２８の反転出力は
NOR回路１３０の入力に加えられる。NOR回路
１３０の出力はラツチ１３２の入力に加えられ
る。回復クロツク信号XC０もまたラツチ１３２
に加えられる。ラツチ１３２の反転出力はNOR
回路１３０の入力にフイードバツクするととも
に、NAND回路１３４の入力の１つに加えられ
る。NAND回路１３４の第２の入力は除外回路
５０から信号RTS０を受取る。信号RTS０はま
たラツチ１３２に加えられる。NAND回路１３
４の出力はインバータ１３６で反転され、ラツチ
１２８に加えられる。１２８，１３０，１３２，
１３４および１３６を含むアセンブリはXC０の
位相とRC Extの位相を比較する回路として動作
する。

ラツチ１２８の通常の出力はNAND回路１３
８の入力に加えられる。NAND回路１３８の出
力は32Fbの信号FC′によつて制御されるラツチ１
４０の入力に加えられる。ラツチ１４０の通常の
出力はNAND回路１３８の入力に加えられる。
ラツチ１４０の反転出力から16Fbの信号が
NAND回路１４２の入力の１つに加えられる。
NAND回路１４２のもう１つの入力はNAND回
路１４４の出力に結合される。NAND回路１４
４の入力は2Fbの信号SCと、ラツチ１３２の通
常の出力Ｑから出る信号を受取る。切換クロツク
信号SWCはNAND回路１４２の出力で得られ
る。従つて、１４２および１４４を含むアセンブ
リはゲートとして動作する。

第９図の下部は第９図の上部で示す回路の使用
によつて得られる信号のタイミング図である。第
１の線は信号RC Extを表わす。第２の線は信号
RTS０を表わす。次の４つの線はそれぞれ、信
号FF１，XC０，FF２およびFF３を表わす。信
号FF１，FF２およびFF３はそれぞれラツチ１
２８，１３２および１４０から出力される。

信号RC Extの前縁が現われると、FF１（ラツ
チ１２８）がトリガされ、その通常の出力Ｑは高
レベルに移行する。RTS０が高レベルで、信号
XC０が高レベルになると、FF２（ラツチ１３
２）が高レベルに移行する。インバータ１３６の
出力レベルは低レベルに移行し、FF１を低レベ
ルに戻す。従つて、ラツチ１２８の通常の出力Ｑ
で得られる信号は持続期間が外部クロツク信号
RC Extと回復クロツク信号XC０の間の位相遅
延に相当するパルスとなる。（前記パルスは第６
図で位相遅延を表わす信号△に相当する。）信号
△が高レベルのとき、NAND回路１３８はオー
プン・ゲートとして作用する。信号FC′の正に移
行する各々のエツジで、ラツチ１４０は入力Ｄに
加えられた論理レベルを読取り、前記レベルを通
常の出力Ｑで再生する。従つて、NAND回路１
３８とラツチ１４０のアセンブリは△＝１の間だ
け動作する係数２の分周回路を構成する。そし
て、信号３＝はラツチ１４０の反転出力
で16Fbの信号として得られる。

ラツチ１３２の通常の出力Ｑは、入力に2Fbの
信号SCを受取るNAND回路１４４のオープン・
ゲート作用を制御する。反転信号SCはNAND回
路１４４から出力として送出される。ラツチ１４
０とNAND回路１４４から出される信号に
NAND作用をするNAND回路１４２は信号
SWC、すなわちFC＝16Fb（速いクロツク）、また
はSC＝2Fb（おそいクロツク）のどちらかで発振
する信号を出力する。

信号RTS０はラツチ１３２のロツキングを制
御する。ラツチ１２８、NOR回路１３０、ラツ
チ１３２に動作サイクルを再開始させるため、
RTS０は正に移行するエツジを通過しなければ
ならない。これは除外回路５０が現在作動してい
るターミナルの作動を中止し、最初にRTSを出
したターミナルに切換えなければならないことを
意味する。

第１０図は第５図に示すデータ／クロツク・バ
ツフア回路５２の、主として２つのシフト・レジ
スタ１００（SRC）および１０２（SRD）とゲ
ートとして作用するラツチ１０４を含む部分の実
施例を示す。第１０図で、各々のシフト・レジス
タ１００（SRC）および１０２（SRD）は直列
に取付けられた２つのレジスタによつて表わされ
る。これは８ビツト・モジユール（TI社の
74LS164）が使用されていることによるに過ぎな
い。第５図でも示されているように、シフト・レ
ジスタ１００（SRC）および１０２（SRD）の
入力はそれぞれ、信号RC ExtおよびRD Extを
受取る。これらの信号は信号SWCの正に移行す
るエツジの出現速度で抽出される。

シフト・レジスタ１００（SRC）の出力Qnは
位相比較回路９４に与えられるシフトされたクロ
ツク信号Ｘを生じる。シフト・レジスタ１０２
（SRD）の出力はラツチ１０４を通つて進む。
（ラツチ１０４は信号XC０の正に移行するエツジ
によつてオープン・ゲート作用を制御される。）
更に、シフト・レジスタ１００（SRC）の最後
から２番目のステージQn−１の出力はインバー
タ１４６とラツチ１４８を通り、RTS０が“０”
レベルから“１”レベルに移行した後にシフト・
レジスタ１０２（SRD）に導入された最初のデ
ータ・ビツトを適当な長さに切りつめるようにラ
ツチ１０４のオープン・ゲート作用を禁止する
“禁止”情報INHをラツチ１０４に与える。言い
かえれば、クロツク信号XC０の調整期間中にシ
フト・レジスタ１０２（SRD）に導入された最
初のビツトは、必要に応じ、通常に受取られるビ
ツトと同じ長さに切りつめられる。

更に、クロツク信号XC０は信号RTS０に16ビ
ツト時間の遅延を加える回路を通る。前記回路は
インバータ１５２および２進カウンタ１５４と直
列のNAND回路１５０を含む。２進カウンタ１
５４の出力（RTS０′）は信号RTS０が低レベル
に戻つた後にシフト・レジスタ１００（SRC）
および１０２（SRD）をアンロードするのに用
いられる。

前記説明から分るように、本発明のシステムは
外部クロツク信号XC０の起原と少しも異なるも
のではない。前記信号がモデムＭ３，Ｍ４または
ターミナルDTE１から出されるかどうかは、本
発明にとつて重要ではない。従つて、いかなる場
合にも、外部クロツク信号を与える要素はターミ
ナルとみなされる。

【図面の簡単な説明】

第１図はデイジタル伝送システムのブロツク
図、第２図は第１図に示すネツトワークの１部分
の詳細ブロツク図、第３Ａ図および第３Ｂ図はそ
れぞれ、第２図に示す回路３４および３６のイン
ターフエース部分の詳細ブロツク図、第４図は第
３Ｂ図の回路５０の詳細ブロツク図、第５図は第
３Ｂ図のバツフア装置５２の詳細ブロツク図、第
６図は本発明による装置の動作のタイミング図、
第７図および第８図は第５図の位相ロツク・クロ
ツク装置の詳細ブロツク図、第９図は第５図の装
置９８の詳細ブロツク図、第１０図は第５図のク
ロツク１００および１０２の詳細ブロツク図であ
る。１０……ローカル・ネツトワーク、１２……リ
モート・ネツトワーク、１４……ターミナル、１
６，１８，２０……チヤネル、２２……回線、３
０，３２，３４，３６……装置、３８……エミツ
タ、４０……PLO、４２……MPE、５０……除
外回路、５２……データ／クロツク・バツフア回
路、５４……NAND回路、５６，５８，６０…
…ラツチ、６２，６４，６６……NAND回路、
６８……OR回路、７０，７２，７４……NAND
回路、７６……OR回路、７８，８０，８２，８
４……NAND回路、９０……水晶発振器、９２
……分周回路、９４……位相比較回路、９８……
切換クロツク発生回路、１００，１０２……シフ
ト・レジスタ、１０４，１０６……ラツチ、１０
７，１０８……インバータ、１１０……ラツチ、
１１２……NAND回路、１１４，１１６……
FF、１１８……NAND回路、１２０，１２２…
…ラツチ、１２４……NAND回路、１２６……
インバータ、１２８……ラツチ、１３０……
NOR回路、１３２……ラツチ、１３４……
NAND回路、１３６……インバータ、１３８…
…NAND回路、１４０……ラツチ、１４２，１
４４……NAND回路、１４６……インバータ、
１４８……ラツチ、１５０……NAND回路、１
５２……インバータ、１５４……２進カウンタ。

Claims

【特許請求の範囲】１ターミナルと、ターミナルからデータを受け
取つて該データを送信するモデムと、を有するデ
ータ送信システムにおいて前記モデムのクロツク
によるクロツク信号（以下、「内部クロツク信号」
という）を前記ターミナルのクロツクによるクロ
ツク信号（以下、「外部クロツク信号」という）
に同期させるための同期装置であつて、 (a) 所定の基準信号に基づき前記内部クロツク信
号として使用される回復クロツク信号を発生す
る位相固定発振器と、 (b) 前記外部クロツク信号と前記回復クロツク信
号との間の位相差に基づく制御信号を生成する
手段と、 (c) 前記制御信号に基づき前記外部クロツク信号
をシフトさせる第１のシフト手段と、 (d) 前記制御信号に基づき前記外部クロツク信号
をシフトさせ、該シフトされた外部クロツク信
号を前記回復クロツク信号を発生する位相固定
発振器のための前記所定の基準信号として供給
する第１のシフト手段と、 (e) 前記制御信号に基づき前記ターミナルからの
データをシフトさせる第２のシフト手段と、 (f) 前記第２のシフト手段から出力されたデータ
を前記回復クロツク信号の制御の下で送出する
ゲート手段と、を有する同期装置。