JPH1174878A5

JPH1174878A5 -

Info

Publication number: JPH1174878A5
Application number: JP1997232459A
Authority: JP
Filing date: 1997-08-28
Publication date: 2005-04-07

Description

図３３はＮ個（Ｎ：自然数）のインタフェースＬＳＩ６１〜６Ｎと１個のＮ×ＮスイッチＬＳＩ６０との間の接続状況を示した説明図である。同図に示すように、１つのインタフェースＬＳＩはデータＤＡ、フレームパルス信号ＦＰ及びクロックＣＫの送受信用に６本のピンを有するため、スイッチＬＳＩ６０は６・Ｎ本の入出力ピンが必要となる。なお、Ｇ２１〜Ｇ２ＮはインタフェースＬＳＩ５１〜５Ｎの出力用バッファ群（３ビット分）であり、Ｇ３１〜Ｇ３ＮはインタフェースＬＳＩ６１〜６Ｎの入力用バッファ群（３ビット分）であり、Ｇ４１〜Ｇ４ＮはスイッチＬＳＩ６０の出力用バッファ群（３ビット分）であり、Ｇ５１〜Ｇ５ＮはスイッチＬＳＩ６０の入力用バッファ群（３ビット分）である。

また、請求項１０記載のデジタルデータ伝送システムにおいて、前記クロック多重回路は、前記クロック及び前記フレームパルス信号を受け、前記フレームパルス信号の活性状態期間を検出すると前記クロックの周期を前記所定の周期の２倍にする整形処理を行って前記多重クロックを出力するクロック整形手段を含んでいる。

また、請求項１７記載のデジタルデータ伝送システムにおいて、前記第ｉ（ｉ＝１〜Ｎ）のフレームパルス信号分離回路は、第ｉの多重クロックの値が固定値を前記第ｉの周期維持するか否かを検出し、維持する場合に活性状態としそれ以外の場合を非活性状態とした前記第ｉのリカバリフレームパルス信号を出力する固定値検出手段を含んでいる。

なお、クロックリカバリ回路４７Ａの位相比較器４以外の他の構成の接続関係は、図５で示した構成の接続関係と同様であり、信号分離回路４６以外の構成は図１及び図２で示した実施の形態１の構成と同様である。

また、クロックリカバリ回路４７Ａの位相比較器４以外の他の構成及びその接続関係は、図５で示した構成及び接続関係と同様であり、信号分離回路４６の構成は図８で示した実施の形態２の構成と同様であり、信号分離回路４６以外の構成は図１及び図２で示した実施の形態１の構成と同様である。

したがって、多重クロックＣＫＦＰｉと多重クロックＣＫＦＰｉがｎクロック周期遅延した遅延多重クロックＤＣＫＦＰｉとのＯＲ演算を行うことにより、多重クロックＣＫＦＰｉの１クロック周期Ｔ以上“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉによって修正され、正確なリカバリクロックＲＣＫｉを再現することができる。

また、可変遅延線７１〜７Ｎの制御入力端子がバイアス電圧ではなくバイアス電流の場合、Ｎ−１個のカレントミラー回路を介して可変遅延線７１に供給する電流量Ｉ１と同一量の電流を可変遅延線７２〜７Ｎに分配するように構成すれば良い。

＜実施の形態７＞
図１９はこの発明の実施の形態７であるデジタルデータ伝送システムにおける信号分離回路７０の内部構成を示すブロック図である。同図に示すように、クロックリカバリ回路８１はシステムクロックＳＹＳＣＫ及び多重クロックＣＫＦＰ１〜ＣＫＦＰＮに基づきリカバリクロックＲＣＫ１〜ＲＣＫＮを外部に出力するともに、フレームパルス信号分離回路ＦＤ１〜ＦＤＮにそれぞれ出力する。なお、システムの全体構成は図１５で示した実施の形態６の全体構成と同様である。

制御対象が遅延時間であるため、システムクロックＳＹＳＣＫと電圧制御発振器８の発振信号ＶＣＫとの位相比較結果に基づき、他の遅延多重クロックＤＣＫＦＰ１〜ＤＣＫＦＰＮ生成用の可変遅延線７１〜７Ｎの遅延時間を制御しても、何ら支障はない。

したがって、多重クロックＣＫＦＰｉと多重クロックＣＫＦＰｉが１クロック周期遅延した遅延多重クロックＤＣＫＦＰｉとのＯＲ演算を行うことにより、多重クロックＣＫＦＰｉの１クロック周期以上“Ｌ”となる期間が、遅延多重クロックＤＣＫＦＰｉによって修正され、正確なリカバリクロックＲＣＫｉを再現することができる。

なお、システムクロックＳＹＳＣＫと多重クロックＣＫＦＰ１〜多重クロックＣＫＦＰＮの周波数とは同一であることが望ましいが、多重クロックＣＫＦＰｊ（ｊ＝１〜Ｎのいずれか）の周波数がシステムクロックＳＹＳＣＫの周波数のＫ倍（Ｋ＞０）の場合には、電圧制御発振器８と可変遅延線７１〜７Ｎとを同一の遅延素子で構成して、可変遅延線７ｊの遅延段数を電圧制御発振器８の１／Ｋにすることで対応できる。

加えて、ＰＬＬの位相比較に多重クロックＣＫＦＰを直接用いていないため、誤動作することなく早期に確実にロックする。

例えば、受信部４０側のクロックリカバリ回路４７内のＰＬＬあるいはＤＬＬがロックするまで、イネーブル信号ＥＮを“Ｌ”にして多重クロックＣＫＦＰとしてクロックＣＫをそのまま出力すれば、多重クロックＣＫＦＰのフレームパルス信号位置でのＰＬＬ（ＤＬＬ）の誤動作を防ぐことができるので、早く確実にロックすることができる。そして、確実にＰＬＬあるいはＤＬＬがロックした後にイネーブル信号ＥＮを“Ｈ”にして本来の多重クロックＣＫＦＰを出力ようにすればよい。

送信部３０Ｂ−１のクロック多重回路３６−１は図２２で示した実施の形態９のクロック多重回路と同様の構成をしており、イネーブル信号ＥＮの“Ｈ”のときフレームパルス信号ＦＰ１とクロックＣＫ１とを多重化して多重クロックＣＫＦＰ１を出力し、イネーブル信号ＥＮが“Ｌ”のときクロックＣＫ１をそのまま多重クロックＣＫＦＰ１として出力するというイネーブル機能を有する。なお、送信部３０Ｂ−２〜３０Ｂ−Ｎの多重クロック回路３６−２〜３６−Ｎは図２で示した実施の形態１のクロック多重回路と同様の構成であり、フレームパルス信号ＦＰ２〜ＦＰＮとクロックＣＫ２〜ＣＫＮとをそれぞれ多重化して多重クロックＣＫＦＰ２〜ＣＫＦＰｎを出力するがイネーブル機能は有していない。

一方、送受信部９０Ａ内の信号分離回路４６Ａはドライバ４４Ａを介して多重クロックＣＫＦＰｄを受け、多重クロックＣＫＦＰｄに基づきリカバリクロックＲＣＫｄ及びリカバリフレームパルス信号ＲＦＰｄを分離する。フリップフロップ４１Ａはドライバ４３Ａを介してデータＤＡｄを受け、リカバリクロックＲＣＫｄに同期してデータＤＡｄに対する信号処理を行う。同様に、送受信部９０Ｂ内の信号分離回路４６Ｂはドライバ４４Ｂを介して多重クロックＣＫＦＰｕを受け、多重クロックＣＫＦＰｕに基づきリカバリクロックＲＣＫｕ及びリカバリフレームパルス信号ＲＦＰｕを分離する。フリップフロップ４１Ｂはドライバ４３Ｂを介してデータＤＡｕを受け、リカバリクロックＲＣＫｕに同期してデータＤＢｕに対する信号処理を行う。

信号分離回路４６Ａ及び４６Ｂにおいて、それぞれのリカバリ回路の同期ループ（ＰＬＬあるいはＤＬＬ）は同一構成となっており、クロックＣＫｕ及びクロックＣＫｄの周期は同一であるため、それぞれの同期ループがロック状態となる時間はほぼ同じになる。したがって、送受信部９０Ａ及び９０Ｂはそれぞれ内部の信号分離回路４６Ａ及び４６Ｂの同期ループのロック状態／非ロック状態を検出することにより、受信側となる信号分離回路４６Ｂ及び４６Ａそれぞれの同期ループのロック状態になるタイミングを推測してクロック多重回路３６Ａ及び３６Ｂから出力する多重クロックＣＫＦＰｕ及びＣＫＦＰｄの内容を変更することができる。

したがって、図２６で示した第２の利用例では、送受信部９０Ａのクロック多重回路３６Ａは、信号分離回路４６Ａ内の同期ループがロック状態になるまで（ロック検出信号ＬＯＣＫｕが“Ｈ”になる）、すなわち、送受信部９０Ｂの信号分離回路４６Ｂ内の同期ループがロック状態になったと推測されるまで、多重クロックＣＫＦＰｕとしてクロックＣＫｕを出力することになり、送受信部９０Ｂの信号分離回路４６Ｂはリカバリ回路内の同期ループの誤動作を防ぐことができ早く確実にロックすることができる。

同様に、送受信部９０Ｂのクロック多重回路３６Ｂは、信号分離回路４６Ｂ内の同期ループがロック状態になる（ロック検出信号ＬＯＣＫｄが“Ｈ”になる）、すなわち、送受信部９０Ａの信号分離回路４６Ａ内の同期ループがロック状態になったと推測されるまで、多重クロックＣＫＦＰｄとしてクロックＣＫｄを出力することになり、送受信部９０Ａの信号分離回路４６Ａはリカバリ回路内の同期ループの誤動作を防ぐことができ早く確実にロックすることができる。

ハーフラッチ１１は予備フレームパルス信号ＰＦＰ０及びクロックＣＫを入力し、クロックＣＫが“Ｈ”でスルー状態となり予備フレームパルス信号ＰＦＰ０をそのまま予備フレームパルス信号ＰＦＰ１として出力し、“Ｌ”でラッチ状態となり、直前の予備フレームパルス信号ＰＦＰ０の出力値を予備フレームパルス信号ＰＦＰ１として出力する。

したがって、クロックの“Ｈ”，“Ｌ”に基づきフレームパルス信号を格納するラッチと、上記ラッチの出力がフレームパルス信号の活性状態のとき固定値を出力し、非活性状態のときクロックをそのまま出力する単純な論理演算用の論理ゲートとを用いて比較的簡単にクロック整形手段を構成することができる。

請求項４記載の本願発明におけるクロックリカバリ回路は、多重クロックと比較用出力信号との位相同期処理を行うＰＬＬ回路の比較用出力信号をリカバリクロックとして供給しているため、ＰＬＬ回路のみからなる比較的簡単な回路で構成できる。

請求項７記載の本願発明におけるクロックリカバリ回路は、多重クロックと遅延多重クロックとの遅延同期処理を行うＤＬＬ回路と、多重クロックと遅延多重クロックとの論理和をとってリカバリクロックを出力する論理和手段とを備えている。

この発明における請求項１８記載のデジタルデータ伝送システムにおいて、第１の送受信部の第１のクロック多重回路は、第１の同期検出信号が非ロック状態のとき強制的に第１のクロックをそのまま第１の多重クロックとして出力し、ロック状態のとき第１のフレームパルス信号を第１クロックに多重化して第１の多重クロックを出力するイネーブル機能を有し、第２の送受信部の第２のクロック多重回路は、第２の同期検出信号が非ロック状態のとき強制的に第２のクロックをそのまま第２の多重クロックとして出力し、ロック状態のとき第２のフレームパルス信号を第２クロックに多重化して第２の多重クロックを出力するイネーブル機能を有する。

したがって、第１の送受信部の第１のクロック多重回路は内部で得られる第１の同期検出信号に基づき、第２の送受信部の第２の同期ループ回路のロック状態が推測されるまで第１の多重クロックとして第１のクロック自体を出力することができるため、第２の送受信部の第２のクロックリカバリ回路の第２の同期ループ回路は誤動作なく早期にロック状態となるという効果を奏する。

同様に、第２の送受信部の第２のクロック多重回路は内部で得られる第２の同期検出信号に基づき、第１の送受信部の第１の同期ループ回路のロック状態が推測されるまで第２の多重クロックとして第２のクロック自体を出力することができるため、第１の送受信部の第１のクロックリカバリ回路の第１の同期ループ回路は誤動作なく早期にロック状態となるという効果を奏する。

また、第１及び第２のクロック多重回路はそれぞれ内部で得られる第１及び第２の同期検出信号に基づき第１及び第２の多重クロックの内容を変更しているため、外部との信号授受用の外部信号線の追加は全く必要ない。

Claims

前記クロック多重回路は、
前記クロック及び前記フレームパルス信号を受け、前記フレームパルス信号の活性状態期間を検出すると前記クロックの周期を前記所定の周期の２倍にする整形処理を行って前記多重クロックを出力するクロック整形手段を含む、
請求項１記載のデジタルデータ伝送システム。
前記第ｉ（ｉ＝１〜Ｎ）のフレームパルス信号分離回路は、
第ｉの多重クロックの値が固定値を前記第ｉの周期維持するか否かを検出し、維持する場合に活性状態としそれ以外の場合を非活性状態とした前記第ｉのリカバリフレームパルス信号を出力する固定値検出手段を含む、
請求項１３記載のデジタルデータ伝送システム。