JPH02256258A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特に冗長回路
を備えた半導体装置の回路特性テストを含む製造方法の
改浮に関するものである。

［従来の技術およびその課題］ 一般に、半導体装置はウェア１などの基板上に幾多の工
程によって集積回路を形成した後、回路テストを行ない
、さらにパッケージングされて製造される。従来の半導
体装置の回路テスト工程を含む製造工程についてＤＲＡ
Ｍ　（Ｄｙ　ｎ　ａｍ　ｉ　ｃＲａｎｄｏｍ　Ａｃｃｅ
ｓｓ　　Ｍｅｍｏｒｙ）を例に説明する。

説明に先立って、ＤＲＡＭの特にメモリセルアレイの構
造を中心に説明する。

第３図は、従来のＤＲＡＭのメモリセルアレイの構成を
示す模式図である。第３図において、メモリセルアレイ
１は行方向に延びた複数のワード線ＷＬと列方向に延び
た複数のビット線ＢＬが互いに交差するように配置され
ている。各ワード線ＷＬと各ビット線ＢＬとの交点には
メモリセルＭＣが設けられている。複数のワード線ＷＬ
に対応して複数のロウデコーダ２が設けられている。各
ロウデコーダ２はワードドライバ３を介して対応するワ
ード１ｌＷＬに接続されている。また、複数のビット線
ＢＬに対応して複数のコラムデコーダ４が設けられてい
る。

さらに、複数のワード線ＷＬの外側にはスペアワード線
ＳＷＬが配置されている。そして、スペアワード線ＳＷ
Ｌと各ビット線ＢＬとの交点にはスペアメモリセルＳＭ
Ｃが設けられている。スペアワード線ＳＷＬに対応して
スペアデコーダ５が設けられている。スペアデコーダ５
はスペアワードドライバ６を介してスペアワード線ＳＷ
Ｌに接続されている。このスペアワード線ＳＷＬおよび
スペアデコーダ５、スペアワードドライバ６はいわゆる
冗長回路を構成している。

ここで、冗長回路の機能について説明する。冗長回路は
半導体装置の歩留り向上を目的として半導体装置内部に
組込まれている。第４図を参照して、ＤＲＡＭのメモリ
回路特性テストおよび冗長回路を用いた不良回路救済方
法について説明する。

まず、テスタ装置等を用いてＤＲＡＭの動作試験を行な
い、メモリセル１内の不良ビットＭＣＩを検知する。そ
して、この不良ビットＭＣＩを含むワード線ＷＬＩのヒ
ユーズＦＵＩを切断し不良ワード線ＷＬＩを回路から切
り離す。次に、冗長回路の予備ラインＳＷＬをヒユーズ
ＳＦＵを成る組合わせで切断することによって、外部か
らのアドレス信号として不良ビットＭＣＩを選択する信
号が入ってきたときのみ予備ラインＳＷＬか動作するよ
うに回路を構成する。このように、冗長回路に含まれる
予備のラインを正規のラインにつなぎ込むことにより不
良箇所を有するＤＲＡＭを良品のＤＲＡＭに修正するこ
とができる。

次に、上記した冗長回路を含むＤＲＡＭの構造について
説明す°る。まず、第５図は、冗長回路を含むＤＲＡＭ
のメモリセルアレイの断面構造図を模式的に示している
。ＤＲＡＭのメモリセル１０は１個のＭＯ９Ｉ−ランジ
スタ１１と１個のキャパシタ１２とを含む。ＭＯＳトラ
ンジスタ１１はシリコン基板１３中に形成されたソース
・ドレイン領域１４．１４と薄いゲート酸化膜１５を介
して形成されたゲート電極１６とを含む。キャパシタ１
２はシリコン基板１３表面上に形成された絶縁膜１７と
、この絶縁膜１７上に積層された上部電極１８とを備え
る。また、ＭＯＳ）ランジスタ１１およびキャパシタ１
２はシリコン基板１３表面に形成された厚いフィールド
酸化膜３４に囲まれた領域内に形成される。ＭＯＳ）ラ
ンジスタ１１あるいはキャパシタ１２の表面上は第１の
層間絶縁膜１９で覆われている。ＭＯＳトランジスタ１
１のソース・ドレイン領域１４の一方側には第１Ｊ醗間
絶縁Ｍ１９中に形成されたコンタクトホールを介して内
部配線層２０が接続されている。また、フィールド酸化
膜３４の上部には冗長回路に含まれるポリシリコンなど
からなるヒユーズ部２１が形成されている。なお本図で
はヒユーズ形状を模式的に示している。また、第１層間
絶縁Ｍ１９の表面上には第２の層間絶縁膜２２が形成さ
れている。そして、この第２層間絶縁膜２２の表面上に
はアルミニウムなどからなる配線層２３が形成されてい
る。配線層２３の端部はチップの外周平面上に形成され
たアルミニウムなどからなるポンディングパッド部２６
に接続されている。この配線層２３が形成された段階で
一応の半導体装置の回路構造が完成する。その後、この
集積回路を保護する目的で配線層２３などの表面上にパ
ッシベーション膜２４が全面を覆うように形成されてい
る。

さらに、その表面上にポリイミド樹脂からなるポリイミ
ド膜２５が形成されている。このポリイミド膜２５は耐
α線性に優れ、耐熱性を存するため最終保護膜として使
用されている。

次に、第６八図ないし第６Ｅ図を用いて従来のＤＲＡＭ
の主要な製造工程について説明する。なお、第６八図な
いし第６Ｅ図に示す断面構造図は第５図に示したＤＲＡ
Ｍの断面構造図を説明の便宜上模式的に表現したもので
ある。

まず、第６Ａ図においては、第２層間絶縁膜２２の表面
上に配線層２３およびポンディングパッド部２６が形成
された状態を示している。この製造工程においては、配
線層２３が形成された段階でポンディングパッド部２６
の表面は露出されている。そして、この段階で回路テス
トが行なわれる。回路テストでは、ポンディングパッド
部２６表面にテスタの電極端子２７を押しあてて回路の
不良検出を行なう。回路の不良箇所を検知したら、１つ
の論理に従って冗長回路内に設けられたヒユーズ２１を
レーザ光２８照射法または大電流印加法などによって溶
断させる。これによって不良のあった回路が良品に置換
えられる。ところが、ポンディングパッド部２６はアル
ミニウムからできており、タングステン（Ｗ）等ででき
た電極端子２７などに比べて非常に軟らかい。このため
に、電極端子２７を強く押圧した場合に容易に削り取ら
れてアルミニウムの金属屑２９が、たとえば配線層２３
の上面などに飛散しやすい。このような金属屑２９は動
作時に配線層２３間のショートを引き起こす。このため
に、不良となるＤＲＡＭの発生が多くなり素子の製造歩
留りが低下する。

次に、第６Ｂ図に示すように、配線層２３などが形成さ
れた表面上にパッシベーション膜２４を形成する。その
後、フォトリソグラフィ法およびエツチング法を用いて
ポンディングパッド部２６の表面上を開口する（第６Ｃ
図）。

さらに、第６Ｄ図に示すように、ポンディングパッド部
２６の表面上およびパッシベーション膜２４の表面上に
ポリイミド膜２５を形成する。

さらに、第６Ｅ図に示すように、レジスト３０を塗布し
、フォトリソグラフィ法およびエツチング法を用いてポ
ンディングパッド部２６表面上のポリイミド膜２５を除
去する。通常、ポリイミド膜２５はアルカリ系溶液で溶
解除去される。ところが、このアルカリ系溶液はアルミ
ニウムのポンディングパッド部２６表面をも溶解してし
まう。

このために、このポリイミド膜２５のパターニング工程
の後、゛ポンディングパッド２６表面は荒れた状態とな
る。ポンディングパッド２６表面の荒れはパッケージン
グ時のワイヤボンディングの際、ワイヤの接続不良の原
因となる。

このように、従来の製造方法では、 （ａ）　　回路テスト時のテスタの触針によるポンディ
ングパッド部２６の金属屑が配線層のショートの原因と
なること。

（ｂ）　　ボンディングバット部２６表面上に直接形成
したポリイミド膜２５のパターニング工程ではアルカリ
系溶液によるボンディングパット部２６表面の荒れが発
生する。

などの問題があった。特に、（ａ）に示した金属屑の場
合には、配線層間に飛散した金属屑表面はウェハテスト
時には酸化状態となり不良の要因とはならないが、高温
高電圧印加のバーインテスト後のファイナルテストある
いは客先テスト時にショートなどの不良を生じさせるの
で大きな問題となっていた。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、回路テスト時の金属屑の発生に起
因する配線間ショートやポンディングパッド部の表面荒
れによる配線不良などの問題を生ずることなく、製造歩
留りの優れた半導体装置の製造方法を提供することを目
的とする。

［課題を解決するための手段］ 本発明は、半導体基板と、この基板上に形成された冗長
回路を備えた集積回路と、集積回路が形成された半導体
基板表面を覆う保護膜とを備えた半導体装置の製造方法
であって、以下の工程を含む。

ａ、　集積回路の全面を第１保護膜で覆う工程。

ｂ、　集積回路のパッド部と冗長回路のヒユーズ部の上
部に位置する第１保護膜を選択的に除去する工程。

Ｃ１パッド部を用いて回路テストを行なう工程。

ｄ、　第１保護Ｈの上部に第２保護膜を形成し、少なく
ともヒユーズ部とパッド部の上部を覆う工程。

ｅ、　第２保護膜を選択的に除去し、パッド部の表面を
露出させる工程。

Ｃ作用］ 本発明における半導体装置の製造方法は、まず第１に、
半導体基板上のボンディングバット部および冗長回路の
ヒユーズ部の保護膜を除去し、その他の領域を保護膜で
覆った状態で回路テストを行なっている。このために、
回路テスト用のテスタの電極端子をポンディングパッド
部に押圧する際に発生する金属屑はこの保護膜の上部に
飛散することになる。したがって、配線層間のショート
の原因となることがない。

また、この発明の好ましい実施例においては、最終保護
膜として形成される、たとえばポリイミド膜などはポン
ディングパッド部において第２保獲膜を介して形成され
ている。そして、ポンディングパッド部の表面を露出さ
せる工程は、同一のレジストパターンを用いて順次最終
保護膜および第２保護膜を除去する工程によって行なわ
れている。このために、第２保護膜は、ポリイミド膜な
どの最終保護膜除去の際に用いられるアルカリ系溶液に
よりパッド部表面が荒らされるのを防止し、かつ同一の
バターニングプロセスによって最終保護膜および第２保
護膜をバターニングすることができる。

［実施例］ 以下、本発明の一実施例について図を用いて詳細に説明
する。

第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造図を示している。本図に対応する第５図に
示された従来のＤＲＡＭの断面構造と比較して、本実施
例は配線層２３などの表面上に形成される保護膜の構造
か３層構造となっている点、およびヒユーズ上の第１保
護膜が開孔されている点が特徴である。そして、第１お
よび第２保護膜はシリコン酸化膜あるいはシリコン窒化
膜などから形成されており、最」二層に形成される保護
膜はポリイミド膜を使用している。

以下、本実施例のＤＲＡＭの回路テスト工程を含む主要
な製造工程について説明する。第２Ａ図ないし第２Ｆ凶
は本実施例によるＤＲＡＭの製造工程を順に示した製造
工程断面図である。

まず、第２Ａ図に示すように、前工程において半導体基
板上にはＤＲＡＭを構成するトランジスタあるいはキャ
パシタなどの半導体素子が予め形成されている。特に、
本図では配線層２３、ポンディングパッド部２６および
冗長回路に含まれるヒユーズ部２１を模式的に示してい
る。冗長回路を構成するヒユーズ部２１はポリシリコン
、金属シリサイドあるいは金属ポリサイドなどの材料か
ら構成される。配線層２３およびポンディングパッド部
２６はアルミニウムなどから（ｈ成される。

配線層２３あるいはポンディングパッド部２６などは層
間絶縁膜３１上に形成されている。そして、この配線層
２３あるいはポンディングパッド部２６の表面上を覆う
ようにシリコン酸化膜あるいはシリコン窒化膜などから
なる第１保護膜３２が形成される。第１保護膜３２の膜
厚は、０．　３μｍ〜５，０μｍ程度で好ましくは０．
５μｍ−１。

０μｎ］程度に形成される。そして、第１保護膜３２の
表面上にレジスト３０ａを塗布し所定の形状にバターニ
ングする。

次に、第２Ｂ図に示すように、バターニングされたレジ
スト３０ａをマスクとして第１保護膜３２をバターニン
グする。この工程によって、ポンディングパッド部２６
の表面を露出し、さらに、ヒユーズ部２１の上部の第１
保護膜３２を選択的に除去する。第１保護膜３２のエツ
チングはプラズマエツチングあるいはウェットエツチン
グを用いて行なわれる。その後、レジスト３０ａを除去
する。

次に、第２Ｃ図に示すように、露出したポンディングパ
ッド部２６表面を利用して回路テストを行なう。回路テ
ストは、テスタの電極端子２７をポンディングパッド部
２６表面に押圧して行なわれる。チタンあるいはタング
ステンなどで構成された電極端子２７はアルミニウムで
形成されたポンディングパッド部２６よりも硬い。この
ために、電極端子２７の抑圧によってポンディングパッ
ド部２６表面が削られアルミニウムの金属屑２９が第１
保護膜３２上面などに飛散する。そして、この回路テス
トにより不良箇所を検知した場合、成る論理に従って冗
長回路内に設けられたヒューズ部２１がレーザ光照射法
あるいは大電流印加法などによって溶断される。図では
レーザ光照射法によるレーザ光２８照射状態を模式的に
示している。

さらに、第２Ｄ図に示すように、冗長回路を利用した不
良箇所修復工程の後、露出したヒユーズ部２１表面上お
よびポンディングパッド部２６表面上を含む全面にシリ
コン酸化膜あるいはシリコン窒化膜などの第２保護膜３
３を形成する。第２保護膜３３の膜厚は０．ｌｚｚｍ〜
３　ｌｔ　ｍ程度の範囲で、さらに好ましくは０．１μ
ｍ〜０．５μｍ程度である。さらに、第２保護膜３３の
上面にポリイミド膜２５を形成する。そして、ポリイミ
ド膜２５の表面上にレジスト３０ｂを塗布し、フォトリ
ソグラフィ法を用いて所定の形状にバターニングする。

次に、第２Ｅ図に示すように、パターニングされたレジ
スｌ−３０ｂをマスクとしてポリイミド膜２５をアルカ
リ系溶液を用いて所定の領域を除去する。この工程では
、ポンディングパッド部２６表面は第２保護膜３３によ
って完全に１１つれているため、ポリイミド膜２５除去
用のアルカリ系溶液にさらされることがない。したがっ
て、従来のように、このポリイミド膜２５除去工程によ
って表面か荒らされることを防止することができる。

次に、第２Ｆ図に示すように、同じレジストパターン３
０ｂあるいはポリイミド膜２５をマスクとして第２保護
膜３３を選択的に除去する。この工程によって、ポンデ
ィングパッド部２６表面を露出する。なお、第１保護膜
３２および第２保護股３３の材質を異なるもので形成し
た場合には、第２保護膜３３のエツチング終期に終点検
出の作用を持たすことができる。すなわち、異なる膜質
の層を用いれば、層の変わり目でエツチングレートに差
が生じることを利用するものである。以上の工程によっ
て、最終保護膜としてポリイミド膜を備えたＤＲＡＭの
半導体チップを製造することができる。

この後、バラケージング工程を経て半導体装置の製造が
完了する。

このように、本発明によれば、回路テスト時に生じる金
属屑の飛散に対しては、ポンディングパッド部および冗
長回路のヒユーズ部以外の主要な配線領域などを保護膜
で被覆して行なっている。

これによって、金属屑によるショートの発生を防止して
いる。さらに、ポリイミド膜の最終保護膜の形成後のポ
ンディングパッド部表面を露出させる工程においては、
ポンディングパッド部の表面上に第２保護膜を形成する
ことによりポリイミド膜の選択除去工程の影響をポンデ
ィングパッド部表面に及ぼさないように構成している。

したがって、ポンディングパッド部表面の表面荒れを防
止することができる。そして、この両者の工程によって
、半導体装置のショートによる不良発生やポンディング
パッド部の表面荒れによる配線不良による不良発生など
を防止し、半導体装置の製造歩留りを向上させている。

なお、上記実施例においては、ＤＲＡＭのメモリセルの
製造工程を例に説明したが、これに限定されることなく
、同様な問題が生じる半導体装置においては広く本製造
方法を適用できることは言うまでもない。

［発明の効果］ 以上のように、本発明によれば、半導体装置の不良チッ
プの不良箇所検知のための回路テストを第１保護膜形成
後に？７なうようにしたので、金属屑の発生による配線
間のショートを完全に防止することができる。また、好
ましい実施例においてはポンディングパッド部の表面上
に第２保護膜を介してポリイミド膜を形成した後、順次
ポリイミド膜、第２保護膜を選択的に除去するように構
成したので、ポリイミド膜の除去時にポンディングパッ
ド部の金属腐食が生じるのを防止することができる。そ
して、これらによって製造段階で配線間ショートや配線
不良などの原因が生じるのを防止し、製造歩留りの優れ
た高い信頼性を有する半導体装置を製造することができ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例により製造されるＤＲＡＭ
のメモリセルの断面構造を示す断面構造図である。第２
Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図および
第２Ｆ図は、第１図に示したＤＲＡＭのメモリセルの配
線部および保護膜形成領域を模式的に示し、さらにその
製造工程に沿って順に示した製造工程断面模式図である
。 第３図は、一般的にＤＲＡＭの冗長回路を含んだメモリ
セルアレイおよびその周辺部分のブロック図である。第
４図は、冗長回路を説明するための冗長回路概念図であ
る。第５図は、従来のＤＲＡＭのメモリセルの断面構造
を示す断面構造図である。第６Ａ図、第６Ｂ図、第６Ｃ
図、第６Ｄ図および第６Ｅ図は、第５図に示した従来の
ＤＲＡＭのメモリセルの配線層あるいは保護膜形成層を
模式的に、かつその製造工程に従って順に示した製造］
−程断面図である。 図において、２１は冗長回路のヒユーズ部、２３は配線
層、２５はポリイミド膜、２６はポンディングパッド部
、２７はテスタの電極端子、２９は金属屑（アルミニウ
ム）、３２は第１保護膜、３３は第２保朧膜を示してい
る。 なお、図中同一符号は同一または相当部分を示第 図 第 図 第 ６Ａ図 第 ６Ｂ図 第 ６Ｃ図

Claims (1)

1. 【特許請求の範囲】 半導体基板と、前記半導体基板上に形成された冗長回路
   を含む集積回路と、前記集積回路が形成された前記半導
   体基板表面を覆う保護膜とを備えた半導体装置の製造方
   法であって、 前記集積回路上の全面を第１保護膜で覆う工程と、 前記集積回路のパッド部と前記冗長回路のヒューズ部の
   上部に位置する前記第１保護膜を選択的に除去する工程
   と、 前記パッド部を用いて回路テストを行なう工程と、 前記第１保護膜の上部に第２保護膜を形成し、少なくと
   も前記ヒューズ部とパッド部の上部を覆う工程と、 前記第２保護膜を選択的に除去し、前記パッド部の表面
   を露出させる工程とを備えた、半導体装置の製造方法。