JPH067583B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH067583B2 JPH067583B2 JP57226171A JP22617182A JPH067583B2 JP H067583 B2 JPH067583 B2 JP H067583B2 JP 57226171 A JP57226171 A JP 57226171A JP 22617182 A JP22617182 A JP 22617182A JP H067583 B2 JPH067583 B2 JP H067583B2
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- H10W72/90—Bond pads, in general
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 本発明は冗長回路を備えた半導体装置の製造法に関し、
特に冗長用ヒューズと外部導出用パッドの信頼性の向上
を図った半導体装置の製法に関するものである。
特に冗長用ヒューズと外部導出用パッドの信頼性の向上
を図った半導体装置の製法に関するものである。
一般にメモリ用の半導体装置では歩留の向上を図るため
に、第１図に示すように、メモリセルアレイ２５と同様
のメモリセルを配置した所謂冗長回路３を設けている。
そして、入出力回路２６とデコーダ２７との間に形成し
たヒューズ５を適宜切断又はそのまま残すことにより冗
長回路を接続し欠陥ビットを救済させるようになってい
る。通常では、第１図に示す半導体装置（素子チップ）
１のように外部導出用パッド２に夫々触針４を接触させ
た上で、選択された触針に高電圧を印加することによ
り、装置１上に形成したヒューズ５の一部を過電流によ
って溶融して切断を行なうようになっている。
に、第１図に示すように、メモリセルアレイ２５と同様
のメモリセルを配置した所謂冗長回路３を設けている。
そして、入出力回路２６とデコーダ２７との間に形成し
たヒューズ５を適宜切断又はそのまま残すことにより冗
長回路を接続し欠陥ビットを救済させるようになってい
る。通常では、第１図に示す半導体装置（素子チップ）
１のように外部導出用パッド２に夫々触針４を接触させ
た上で、選択された触針に高電圧を印加することによ
り、装置１上に形成したヒューズ５の一部を過電流によ
って溶融して切断を行なうようになっている。
ところで、この種の半導体装置ではポリシリコン等から
形成したヒューズの上側に保護用の酸化膜が存在してい
ると、ヒューズ切断の際に発生するガスを排出すること
ができず、また酸化膜によって切断作用が抑制される等
の不具合が生じる。このため、ヒューズの少なくとも切
断箇所を露呈させておく必要がある。しかしながら一方
では、切断したヒューズをそのまま露呈をさせておく
と、表面で化学変化等が生じて再導通する現象が生じる
ことがあり信頼性の点で好ましくない。
形成したヒューズの上側に保護用の酸化膜が存在してい
ると、ヒューズ切断の際に発生するガスを排出すること
ができず、また酸化膜によって切断作用が抑制される等
の不具合が生じる。このため、ヒューズの少なくとも切
断箇所を露呈させておく必要がある。しかしながら一方
では、切断したヒューズをそのまま露呈をさせておく
と、表面で化学変化等が生じて再導通する現象が生じる
ことがあり信頼性の点で好ましくない。
このため、切断後のヒューズにはパッシベーションを施
すことが要求されており、従来は下地層と同一のＰＳＧ
層を半導体装置表面に形成している。第２図に示すよう
にパッシベーション７を施したときには外部導出用バッ
ド２はこれを開口してパッド表面を露呈しなければなら
ず、外部導出用パッド上のパッシベーションを第２図の
ようにエッチング除去している。ところが、このとき、
外部導出用パッド２に、前記した触針４との接触や過電
流の通流等が原因とされる傷６が生じていると、エッチ
ング液はこの傷６を通してパッド２の裏側にまで到達
し、図示のようにパッシベーション７のみならず下地層
としてのＰＳＧ層８をもエッチングしてしまう。この結
果、パッド２への外部接続線の接続が不安定ないし不能
となり、またパッド２と他の導電層（例えば半導体基
板）とのリークやショートが生じ、その信頼性の低下を
生じることになる。図中、９はシリコン基板、１０はＳ
ｉＯ2膜である。
すことが要求されており、従来は下地層と同一のＰＳＧ
層を半導体装置表面に形成している。第２図に示すよう
にパッシベーション７を施したときには外部導出用バッ
ド２はこれを開口してパッド表面を露呈しなければなら
ず、外部導出用パッド上のパッシベーションを第２図の
ようにエッチング除去している。ところが、このとき、
外部導出用パッド２に、前記した触針４との接触や過電
流の通流等が原因とされる傷６が生じていると、エッチ
ング液はこの傷６を通してパッド２の裏側にまで到達
し、図示のようにパッシベーション７のみならず下地層
としてのＰＳＧ層８をもエッチングしてしまう。この結
果、パッド２への外部接続線の接続が不安定ないし不能
となり、またパッド２と他の導電層（例えば半導体基
板）とのリークやショートが生じ、その信頼性の低下を
生じることになる。図中、９はシリコン基板、１０はＳ
ｉＯ2膜である。
したがって、本発明の目的はヒューズのパッシベーショ
ンを行なってヒューズの信頼性を確保する一方で、外部
導出用パッドにおけるパッシベーションのエッチングを
好適に行なってこのパッドの信頼性の向上をも図ること
ができる半導体装置の製法を提供することにある。
ンを行なってヒューズの信頼性を確保する一方で、外部
導出用パッドにおけるパッシベーションのエッチングを
好適に行なってこのパッドの信頼性の向上をも図ること
ができる半導体装置の製法を提供することにある。
この目的を達成するために本発明の一実施例はヒューズ
のパッシベーションの材質をプラズマナイトライドと
し、下地層の材質とでエッチングに選択性のある素材を
使用し、パッシベーションのエッチングを行なっても下
地層がエッチングされないように構成したものである。
のパッシベーションの材質をプラズマナイトライドと
し、下地層の材質とでエッチングに選択性のある素材を
使用し、パッシベーションのエッチングを行なっても下
地層がエッチングされないように構成したものである。
以下、本発明を図示の実施例により説明する。
第３図は本発明をダイナミックＲＡＭに適用した例であ
る。シリコン半導体基板１１上にはフィールド絶縁膜１
２にて素子形成領域を画成し、この領域にはゲート絶縁
膜１３を形成している。このゲート絶縁膜１３上にはポ
リシリコン膜にてゲート電極１４を形成しかつこれにセ
ルフアラインしてシリコン基板１１にソース領域１５と
ドレイン領域１６を夫々形成して絶縁ゲート型電界効果
トランジスタＱを構成している。また、ドレイン領域１
６より右側のゲート絶縁膜１３上にはポリシリコン膜１
７を形成し、前記シリコン基板１１とでキャパシタＣを
構成している。これにより、前記トランジスタＱとキャ
パシタＣとで第４図に示すダイミックメモリ回路を構成
する。
る。シリコン半導体基板１１上にはフィールド絶縁膜１
２にて素子形成領域を画成し、この領域にはゲート絶縁
膜１３を形成している。このゲート絶縁膜１３上にはポ
リシリコン膜にてゲート電極１４を形成しかつこれにセ
ルフアラインしてシリコン基板１１にソース領域１５と
ドレイン領域１６を夫々形成して絶縁ゲート型電界効果
トランジスタＱを構成している。また、ドレイン領域１
６より右側のゲート絶縁膜１３上にはポリシリコン膜１
７を形成し、前記シリコン基板１１とでキャパシタＣを
構成している。これにより、前記トランジスタＱとキャ
パシタＣとで第４図に示すダイミックメモリ回路を構成
する。
一方、ゲート電極１４あるいはポリシリコン膜１７と同
時に形成されたポリシリコンのヒューズ２０がフィール
ド絶縁膜１２上に形成されている。また、前記ゲート電
極１４やポリシリコン膜１７上には層間絶縁層としてＳ
ｉＯ2膜18およびPSG膜19を形成する。そして、このPSG膜1
9上にはこれを下地層とするAl配線層を完成する。このAl
配線層はその一部21は前記ソ-ス領域15に直接接続されるデ
-タ線Dとして構成され、また他の一部は外部導出用パッド22
として構成される。そして、これらAl配線層21,22やヒュ-ズ2
0上には保護膜としてのSiO2膜２３を形成しているが、
前記外部導出用パッド２２部位、ヒューズ２０の切断部
位においては開口してこれらを露呈させている。
時に形成されたポリシリコンのヒューズ２０がフィール
ド絶縁膜１２上に形成されている。また、前記ゲート電
極１４やポリシリコン膜１７上には層間絶縁層としてＳ
ｉＯ2膜18およびPSG膜19を形成する。そして、このPSG膜1
9上にはこれを下地層とするAl配線層を完成する。このAl
配線層はその一部21は前記ソ-ス領域15に直接接続されるデ
-タ線Dとして構成され、また他の一部は外部導出用パッド22
として構成される。そして、これらAl配線層21,22やヒュ-ズ2
0上には保護膜としてのSiO2膜２３を形成しているが、
前記外部導出用パッド２２部位、ヒューズ２０の切断部
位においては開口してこれらを露呈させている。
したがってこの状態で第一次の完成品として所定の検査
を行なう。そして、冗長回路を必要とするためにヒュー
ズ２０を切断する場合には外部導出用パッド２２を触針
（第１図参照）を接触させ、選択的にこれに高電流を印
加することによりヒューズ２０の所要箇所を切断する。
を行なう。そして、冗長回路を必要とするためにヒュー
ズ２０を切断する場合には外部導出用パッド２２を触針
（第１図参照）を接触させ、選択的にこれに高電流を印
加することによりヒューズ２０の所要箇所を切断する。
このようにしてヒューズ２０が切断された半導体装置を
最終の完成品とするために、第５図に示すように、全面
にパッシベーション２４を施し、その上で外部導出用パ
ッド２２部位のみにエッチングを施してここを開口す
る。この場合、パッシベーション２４の材質には前記下
地層としてのＰＳＧ層１９と異なる材質でしかもエッチ
ングに選択性のあるものを使用する。本例ではパッシベ
ーション２４にプラズマＣＶＤ法によって形成した窒化
シリコン膜（以下Ｐ−ＳｉＮという）を使用し、エッチ
ングはＣＦ4ガスを用いたプラズマエッチングを行な
う。
最終の完成品とするために、第５図に示すように、全面
にパッシベーション２４を施し、その上で外部導出用パ
ッド２２部位のみにエッチングを施してここを開口す
る。この場合、パッシベーション２４の材質には前記下
地層としてのＰＳＧ層１９と異なる材質でしかもエッチ
ングに選択性のあるものを使用する。本例ではパッシベ
ーション２４にプラズマＣＶＤ法によって形成した窒化
シリコン膜（以下Ｐ−ＳｉＮという）を使用し、エッチ
ングはＣＦ4ガスを用いたプラズマエッチングを行な
う。
したがって以上のようにして構成した半導体装置によれ
ば、ヒューズ２０はパッシベーション２４により保護さ
れるので、切断箇所が露呈されることはなく、したがっ
て切断箇所が再導通することもなく信頼性の高いヒュー
ズを得ることができる。一方、外部導出用パッド２２に
おけるパッシベーション２４のエッチングに際しては、
パッシベーション２４とＰＳＧ層１９とでエッチングに
選択性があるため、仮にパッド２２に傷が生じていても
ＰＳＧ層がエッチングされることはない。これにより、
パッド２２におけるＰＳＧ層１９を安定に保持し、外部
接続線等の接続を安定化して信頼性の向上を達成するこ
とができる。さらに、プラズマＣＶＤ法によって形成さ
れる窒化シリコン膜は耐湿性にすぐれており、本願発明
で対象としている半導体装置において有益である。
ば、ヒューズ２０はパッシベーション２４により保護さ
れるので、切断箇所が露呈されることはなく、したがっ
て切断箇所が再導通することもなく信頼性の高いヒュー
ズを得ることができる。一方、外部導出用パッド２２に
おけるパッシベーション２４のエッチングに際しては、
パッシベーション２４とＰＳＧ層１９とでエッチングに
選択性があるため、仮にパッド２２に傷が生じていても
ＰＳＧ層がエッチングされることはない。これにより、
パッド２２におけるＰＳＧ層１９を安定に保持し、外部
接続線等の接続を安定化して信頼性の向上を達成するこ
とができる。さらに、プラズマＣＶＤ法によって形成さ
れる窒化シリコン膜は耐湿性にすぐれており、本願発明
で対象としている半導体装置において有益である。
以上のように本発明の半導体装置はヒューズや外部導出
用パッドの下地層と、パッシベーションとでエッチング
に選択性のある材質のものを使用しているので、ヒュー
ズの切断を安定に保持する一方でパッドにおける外部接
続線の接続を安定なものにでき、これによりヒューズが
およびパッドの信頼性を向上させることができるという
効果を奏する。
用パッドの下地層と、パッシベーションとでエッチング
に選択性のある材質のものを使用しているので、ヒュー
ズの切断を安定に保持する一方でパッドにおける外部接
続線の接続を安定なものにでき、これによりヒューズが
およびパッドの信頼性を向上させることができるという
効果を奏する。
すなわち、本発明においては、ＳｉＯ2膜及びＰＳＧ膜
を開口させて外部導出用パッド及びヒューズを露呈させ
た状態で所定の検査を行った後、その開口状態で触針を
前記外部導出用パッドに接触させて前記ヒューズの所定
箇所を切断し、その後に前記ＰＳＧ膜とは異なる材質で
エッチングに選択性のあるプラズマＣＶＤ法により形成
される窒化シリコン膜を全面に形成し、さらにその後で
前記窒化シリコン膜を選択的に除去して前記外部導出用
パッド上を開口させるので、ヒューズはパッシベーショ
ンである窒化シリコン膜で物理的に隔離されて保護され
ることになり、再導通することを確実に阻止することが
できる。
を開口させて外部導出用パッド及びヒューズを露呈させ
た状態で所定の検査を行った後、その開口状態で触針を
前記外部導出用パッドに接触させて前記ヒューズの所定
箇所を切断し、その後に前記ＰＳＧ膜とは異なる材質で
エッチングに選択性のあるプラズマＣＶＤ法により形成
される窒化シリコン膜を全面に形成し、さらにその後で
前記窒化シリコン膜を選択的に除去して前記外部導出用
パッド上を開口させるので、ヒューズはパッシベーショ
ンである窒化シリコン膜で物理的に隔離されて保護され
ることになり、再導通することを確実に阻止することが
できる。
しかも、本発明においては、パッシベーションがプラズ
マＣＶＤ法により形成される窒化シリコン膜であり、か
つ窒化シリコン膜がＰＳＧ膜とは異なる材質でエッチン
グに選択性のあるものであるので、プラズマＣＶＤ法に
よる窒化シリコン膜は耐湿性にすぐれているという利点
が得られる上に、該窒化シリコン膜がＰＳＧ膜とは異な
る材質でエッチングに選択性があることにより、仮に外
部導出用パッドに傷が付いていたとしてもＰＳＧ膜がエ
ッチングされることはなく、外部導出用パッドにおける
ＰＳＧ膜がエッチングされることを阻止できる。その結
果、本発明によれば、窒化シリコン膜による耐湿性の向
上と、外部導出用パッドにおける外部接続線の安定化が
図られ、ヒューズと外部導出用パッドの信頼性を向上さ
せることができる。
マＣＶＤ法により形成される窒化シリコン膜であり、か
つ窒化シリコン膜がＰＳＧ膜とは異なる材質でエッチン
グに選択性のあるものであるので、プラズマＣＶＤ法に
よる窒化シリコン膜は耐湿性にすぐれているという利点
が得られる上に、該窒化シリコン膜がＰＳＧ膜とは異な
る材質でエッチングに選択性があることにより、仮に外
部導出用パッドに傷が付いていたとしてもＰＳＧ膜がエ
ッチングされることはなく、外部導出用パッドにおける
ＰＳＧ膜がエッチングされることを阻止できる。その結
果、本発明によれば、窒化シリコン膜による耐湿性の向
上と、外部導出用パッドにおける外部接続線の安定化が
図られ、ヒューズと外部導出用パッドの信頼性を向上さ
せることができる。
第１図は冗長回路を有する半導体装置を説明する平面
図、 第２図は従来の不具合を説明する断面図、 第３図は本発明装置の第１次完成品の断面図、 第４図は回路図、 第５図は最終完成品の要部の断面図である。 １１…半導体基板、１２…フィールド絶縁膜、１３…ゲ
ート絶縁膜、１４…ゲート電極、１５…ソース領域、１
６…ドレイン領域、１７…ポリシリコン膜、１９…ＰＳ
Ｇ層（下地層）、２０…ヒューズ、２２…外部導出用パ
ッド、２３…ＳｉＯ2膜、２４…パッシベーション、Ｑ
…トランジスタ（ＭＯＳＦＥＴ）、Ｃ…キャパシタ。
図、 第２図は従来の不具合を説明する断面図、 第３図は本発明装置の第１次完成品の断面図、 第４図は回路図、 第５図は最終完成品の要部の断面図である。 １１…半導体基板、１２…フィールド絶縁膜、１３…ゲ
ート絶縁膜、１４…ゲート電極、１５…ソース領域、１
６…ドレイン領域、１７…ポリシリコン膜、１９…ＰＳ
Ｇ層（下地層）、２０…ヒューズ、２２…外部導出用パ
ッド、２３…ＳｉＯ2膜、２４…パッシベーション、Ｑ
…トランジスタ（ＭＯＳＦＥＴ）、Ｃ…キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7352−4Ｍ 21/82
Claims (1)
- 【請求項１】冗長回路およびこれに接続されたヒューズ
を備える半導体装置の製法において、フィールド絶縁膜
上に形成されたヒューズ上に層間絶縁膜としてのＰＳＧ
膜を形成する工程、前記ＰＳＧ膜上にＡ１層からなる外
部導出用パッドを形成する工程、前記外部導出用パッド
及びＰＳＧ膜上に保護膜としてのＳｉＯ２膜を形成する
工程、前記外部導出用パッドおよびヒューズを露呈させ
るために前記ＳｉＯ２膜及びＰＳＧ膜を開口する工程、
前記開口状態で所定の検査を行う工程、前記開口状態で
触針を前記外部導出用パッドに接触させて前記ヒューズ
の所定箇所を切断する工程、前記ヒューズ切断工程の
後、前記ＰＳＧ膜とは異なる材質でエッチングに選択性
のあるプラズマＣＶＤ法により形成される窒化シリコン
膜を全面に形成する工程、この窒化シリコン膜形成工程
の後で前記窒化シリコン膜を選択的に除去して前記外部
導出用パッド上を開口する工程、を有する半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226171A JPH067583B2 (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226171A JPH067583B2 (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117157A JPS59117157A (ja) | 1984-07-06 |
| JPH067583B2 true JPH067583B2 (ja) | 1994-01-26 |
Family
ID=16840985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226171A Expired - Lifetime JPH067583B2 (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067583B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738413B2 (ja) * | 1984-10-31 | 1995-04-26 | 富士通株式会社 | 半導体装置 |
| US5241212A (en) * | 1990-05-01 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513135A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Measuring device for nitrogen content of waste water |
| JPS5847596Y2 (ja) * | 1979-09-05 | 1983-10-29 | 富士通株式会社 | 半導体装置 |
| JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
-
1982
- 1982-12-24 JP JP57226171A patent/JPH067583B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117157A (ja) | 1984-07-06 |
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