JPH02257247A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、単一の記憶装置を複数のプロセッサで共有
するマルチプロセッサシステムに関するものである。

【従来の技術】

第８図は例えば特開昭５６−１４３０６３号公報に示さ
れた従来のマルチプロセッサシステムを示すブロック接
続図であり、図において、ｌは共有メモリとしての記憶
装置、２ａ、２ｂ、２ｃはインターフェース装置で、こ
の記憶装置１に接続される。３ａ、３ｂ、３ｃはプロセ
ッサ、４はバス制御装置、５はバスであり、このバス５
は上記各装置を接続している。また、上記記憶装置ｌは
アドレスレジスタ１１．データレジスタ１２およびメモ
リ１５から構成される。インターフェース装置２ａ、２
ｂ、２ｃは保護ロックメモリ２６゜アドレスレジスタ２
１．データレジスタ２２．保護キーレジスタ２３．記憶
保護検知回路２４および保護キーレジスタ２３の出力と
保護ロックメモリ２６の出力とを比較する比較回路２５
から構成されている。 次に動作について説明する。まず、各プロセッサ３ａ〜
３ｃはそれぞれインターフェース装置２８〜２ｃにより
記憶装置ｌをアクセスする。このインターフェース装置
！ｆ２ａ、２ｂ、２ｃからのアクセス要求があると、バ
ス制御装置４はそのアクセス要求の優先権を決定し、イ
ンターフェース装置２ａ〜２ｃのうち許可されたものが
使用できるように制御する。 いま、記憶装置ｌのメモリ１５にデータを書き込む場合
の例について説明する。まず、プロセッサ３ａ〜３ｃは
インターフェース装置２ａ〜２ｃのアドレスレジスタ２
１に書き込みアドレスを、またデータレジスタ２２に書
き込みデータを、さらに保護キーレジスタ２３にデータ
書き込み時の保護キーをそれぞれ設定する。 そして、アドレスレジスタ２１の内容に従い、保護ロッ
クメモリ２６から保護ロックを読み出し、この読み出し
た内容と保護キーレジスタ２３の内容とを比較回路２５
を用いて比較する。比較した結果、書き込み可能と判断
した場合には、記憶装置１ヘアクセス要求する。また、
バス制御装置４によりバス５の使用が許可されると、記
憶装置ｌのアドレスレジスタ１１にアドレスを、またデ
ータレジスタ１２にデータをそれぞれ取り込み、さらに
アドレスレジスタ１１で示すメモリ１５のアドレスにデ
ータレジスタ１２の内容を書き込む。 一方、書き込み不可と判断した場合は、記憶装置ｌへの
アクセス要求は禁止され、記憶保護検知回路２４に書き
込み不可である旨の信号を送り、プロセッサ３ａ〜３ｂ
にエラーが報告される。 次に、共有メモリアクセスの保護管理の方法について、
第９図を用いて説明する。これによれば、各プロセッサ
３ａ〜３Ｃ内で資源を複数ブロックに分け、ブロック単
位の書き込みをするように、許可／禁止の情報を“１”
／“Ｏｏを保護ロックに格納するようにしている。また
、第１０図は保護キーによるメモリ分割方式でのメモリ
保護を図式化したもので、斜線部分が書き込み可能なブ
ロックとなる。ただし、保護キーのビットが“０゛の場
合、第９図に示すように、保護ロックの内容にかかわら
ず書き込み可能であり、マスクキーの意味をもっている
。

【発明が解決しようとする課題】

従来のマルチプロセッサシステムは以上のように構成さ
れているので、各プロセッサ３ａ〜３Ｃ毎にアドレスレ
ジスタ２１．保護ロックメモリ２６゜保護キーレジスタ
２３などからなる資源保護機構を装備しなければならず
、また共有資源の一部に故障が発生した場合、各プロセ
ッサ３ａ〜３Ｃに連絡し、保護ロックを変更する必要が
あり、システム全体として構成が大規模かつ複雑なもの
となるほか、システムの拡張性が乏しいなどの問題点が
あった。 この発明は上記のような問題点を解消するためになされ
たもので、各プロセッサに対応して資源像！！！機構を
設けることによる経済負担および構成の複雑化を回避で
きるとともに、共有メモリたる記憶装置に対するＪクセ
ス管理を高精度で実施できる高信鯨性のマルチプロセッ
サシステムを得ることを目的とする。

【課題を解決するための手段】

この発明に係るマルチプロセッサシステムは、共有メモ
リである記憶装置をアクセスするプロセッサのほかに、
ホストプロセッサを設け、このホストプロセッサ内に信
号制御回路を設け、上記各プロセッサ毎に共有メモリア
クセスのための情報を格納する管理テーブルを用意し、
その管理テーブル上の情報をもとに、上記ホストプロセ
ッサによって信号制御回路と共有メモリアクセスに関す
る制御信号をやりとりするとともに、上記各プロセッサ
からの情報のやりとりを行うようにし、方、上記ホスト
プロセッサからの管理情報は共有メモリアクセス管理専
用の共有バスを介してやりとりを行い、系全体の共有メ
モリアクセスを上記ホストプロセッサにおいて管理する
ようにしたものである。

【作　用】

この発明におけるマルチプロセッサシステムは、あるプ
ロセッサが共有メモリとしての記憶装置を利用したいと
きに、ホストプロセッサに共有メモリ要求信号と、共有
メモリのアドレスを送出する。 該共有メモリ要求信号とアドレスを受は取った上記ホス
トプロセッサは自己が有するメモリ上の、該プロセッサ
に対応する共有メモリアクセスの管理テーブルを参照し
、受は取ったアドレスと共有メモリアクセス条件をチエ
ツクし、許可／エラー／ウェイトのいずれかの信号を信
号制御回路に送出し、その後の処理をこの信号制御回路
に任せ、他の処理を行う、また、共有メモリアクセスの
完了は割込信号により認識する。また、プロセッサが故
障した場合、上記ホストプロセッサは上記管理テーブル
から該プロセッサに対応するテーブルを抹消し、故障し
たプロセッサの共有メモリアクセスをとめるように動作
する。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図において、１は共有メモリとしての記憶装置、３ａ、
３ｂ、３ｃはプロセッサ、２ａ。 ２ｂ、２ｃは各プロセッサ３ａ、３ｂ、３ｃに対応して
設けられた記憶装置ｉｌとのインターフェース装置、３
ｍはプロセッサ３ａ〜３ｃの共有メモリアクセスを制御
するホストプロセッサ、５は記憶装置ｌとインターフェ
ース装置２ａ〜２Ｃ及びホストプロセッサ３ｍを接続す
る共有メモリアクセス用の共有バス、６はホストプロセ
ッサ３ｍと各プロセッサ３ａ〜３Ｃとを接続し、前記ア
クセス用の共有バス５との競合をさけ、共有メモリアク
セスに必要な情報を格納するための共有メモリアクセス
管理専用の共有バス、７ａ〜７Ｃは共有メモリアクセス
要求信号、８ａ〜８Ｃは共有メモリアクセス許可信号、
２１は各インターフェース装置２ａ〜２Ｃに設けたアド
レスレジスタ、２２は同じくデータレジスタ、２７は共
有メモリアクセス選択回路、４ａは共有バス５を制御す
るバス制御装置、４ｂは共有バス６を制御する他のバス
制御装置である。 第２図はホストプロセッサの内部ブロック図であり、図
において、３０はメモリであるランダムアクセスメモリ
（以下、ＲＡＭという）、３１は実際に各プロセッサ３
ａ〜３ｃと共存メモリアクセス要求信号７ａ〜７ｃおよ
び共有メモリアクセス許可信号８ａ〜８ｃの送受信を行
う信号制御回路、３２はホストＣＰＵである。 また、第３図はホストプロセッサ３ｍによる共有メモリ
アクセスに関する処理動作を示すフローチャートである
。 次に動作について説明する。いま、プロセッサ３ａが記
憶装置１のメモリ１５にデータを書き込む場合を考える
。このときのホストプロセッサ３ｍの共有メモリアクセ
スに関する動作は、第３図のフローチャートに示す通り
である。これによれば、まず、共有メモリとしての記憶
装置ｌをアクセスする必要が生じたとき、プロセッサ３
ａは、共有メモリアクセス要求信号７ａを共有メモリア
クセス選択回路２７を介して、ホストプロセッサ３ｍ内
の信号制御回路３１に送出する。この信号制御回路３１
は、共有メモリアクセス要求信号７ａを受は取ると、ホ
ストＣＰＵ３２にプロセッサ３ａの割込信号１ａを送る
（ステップ５ＴＩ）。 割込信号Ｉ・を受は取７た９ヒＷ３２ は、共有バス６を介して共有メモリアクセスに必要な情
報をＲＡＭ３０上に取り込み（ステップ５Ｔ２）、エラ
ーチェックを行い（ステップ５Ｔ３）、エラーがない場
合には他のプロセッサ３ｂ、３ｃがメモリ１５を利用し
ているか否かを調べ（ステップ５Ｔ４）、利用していな
い場合には、共有メモリ使用中フラグをオンにしくステ
ップ５Ｔ５）、許可信号Ｉｊを信号制御回路３１に送出
し、共有メモリアクセスに関する制御は信号制御回路３
１に任せる（ステップ５Ｔ６）、また、ホストＣＰＵ３
２は信号制御回路３１から共有メモリアクセス完了の割
込信号を受は取ることにより、プロセッサ３ａの共有メ
モリアクセスが終了したことを認識する（ステップ５Ｔ
７）、その間、ホストプロセッサ３ｍは共有メモリ使用
中のフラグをオフにしくステップＳＴＩ　、ウェイト状
態のプロセッサがあるか否かを調べて（ステップ５Ｔ９
）、ある場合にはステップＳＴ５以下の処理を実行し、
ない場合にはステップＳＴ７以下の処理を実行する。 また、ホストＣＰＵ３２から許可信号１ｊを受は取った
信号制御回路３１は、プロセッサ３ａに共有メモリアク
セス許可信号８ａを、共有メモリアクセス選択回路２７
から共有メ干すアクセス完了信号が返ってくるまで、送
出しつづける。この共有メモリアクセス許可信号８ａを
受は取ったプロセッサ３ａは、共有バス５を介して共有
メモリ１５への書き込みを開始する。なお、書き込み処
理については従来例と同様である。 一方、プロセッサ３ａが共有メモリアクセス中に、他の
プロセッサ３ｂ、３ｃから共有メモリアクセス要求がき
た場合、ホストＣＰＵ３２はアドレスエラー条件をチエ
ツクし、エラーならばエラー信号を、またエラーが無い
場合はウェイト信号をそれぞれ送出するように信号制御
回路３１に指令する（ステップ５ＴＩＯ）。 また、共有メモリ上で一部故障が発生した場合も、ホス
トプロセッサ３ｍがプロセッサ３ａ〜３ｃのアクセス許
可信号をストップするように信号制御回路３１にエラー
信号送出指令を出しくステップ５Ｔｌｌ）、故障を起こ
したメモリ領域をアクセス不可能となるように、アドレ
スチエツクに制限を加えることで、即座に対応できる。 次に、第４図、第５図を用いて、ホストプロセッサ３ｍ
のローカルメモリ上に各プロセッサ３ａ〜３Ｃ毎のメモ
リ保護ブロックデータを格納した場合の動作について説
明する。第４図は上記ローカルメモリにおけるテーブル
構成図であり、まず、ホストプロセッサ３ｍはシステム
立ち上げ時に、各プロセッサ３ａ〜３Ｃの共有メモリア
クセス管理テーブルを作成する。ここでは、テーブルを
インデックス部とデータ部（管理テーブル）に分け、イ
ンデックス部の内容としてプロセッサ番号と管理テーブ
ルへのアドレスを格納し、データ部の内容としてメモリ
保護のための共有メモリアクセス許可ブロックのスター
トアドレスとエンドアドレスを格納する。 このときのホストプロセッサ３ｍの管理動作のフローチ
ャートを第５図に示す。 いま、プロセッサ３ａが記憶装置１のメモリ１５にデー
タを書き込む場合を考える。 プロセッサ３ａは共有メモリである記憶装置１をアクセ
スする必要が生じたとき、共有メモリアクセス要求信号
７ａを共有メモリアクセス選択回路２７を介して送出し
、書き込みアドレスをアドレスレジスタ２１に、書き込
みデータをデータレジスタ２２にそれぞれ設定する。上
記共有メモリアクセス要求信号７ａは信号制御回路３１
に入力される（ステップ５Ｔ２１）、また、共有メモリ
アクセス要求の割込信号１ａを受は取ったホストＣＰＵ
３２は、アドレスレジスタ２１の内容を共有バス６を介
してＲＡＭ３０上に取り込み（ステップ５Ｔ２２）、プ
ロセッサ３ａのプロセッサ番号をインデックス部でサー
チしくステップ５Ｔ２３）、プロセッサ３ａに対応する
テーブルアドレスをもとに、プロセッサ３ａの管理テー
ブルに格納された共有メモリアクセス許可ブロック群に
アドレスレジスタの内容が含まれているか比較しくステ
ップ５Ｔ２４）、書き込み可能と判断した場合、通常通
り書き込み処理を続け、書き込み不可能と判断した場合
は、エラー信号を送出するように信号制御回路３１に指
令する（ステップ５Ｔ２５）。 なお、書き込み可能な場合の処理は第３図のステップＳ
Ｔ４以下の処理と同様であるので、重複する説明を省略
する。 また、管理テーブルのデータ部におけるブロックのスタ
ートアドレス、エンドアドレスをホストＣＰＵ３２で書
きかえることにより、書き込み可能なブロックの大きさ
を自由に変えることができる。 上記実施例においては、管理テーブルのデータ部を共有
メモリアクセス許可領域のスタート、エンドブロックの
みとし、その範囲内／外の比較によるメモリ保護につい
て示したが、プロセッサ故障時の誤動作による共有メモ
リアクセスの防止のため、第６図に示すように管理テー
ブルにプロセッサのデバイスステータスを格納する領域
を設け、障害発生時の処理をホストプロセッサ３ｍで行
う。 第７図はこの障害発生時の処理手順を示すフローチャー
トであり、いま、プロセッサ３ａがｔｉ１４Ｆした場合
を考えると、次のようになる。まず、プロセッサ３ａか
らホストプロセッサ３ｍが共有メモリアクセス要求信号
７ａを受は取った後、このホストプロセッサ３ｍが管理
テーブルをサーチする迄のステップ５Ｔ３１．５Ｔ３２
，５Ｔ３３は、第５図に示したステップ５Ｔ２１，５Ｔ
２２．５Ｔ２３と同様である。ただし、プロセッサ３ａ
側のデバイスステータスを、共有メモリ要求を送出した
際、データレジスタ２２にセットするようにしておく。 ホストプロセッサ３ｍはテーブルをサーチした後、プロ
セッサ３ａのデータレジスタ２２からバス５を介してデ
バイスステータスを第６図に示すテーブル位置に取り込
む（ステップ５Ｔ３４）。 次に、デバイスステータスをチエツクしくステップ５Ｔ
３５）、故障と判断した場合には、ホストプロセッサ３
ｍは、プロセッサ３ａのインデックス部に０゛を書き込
み、プロセッサ３ａを切り離して（ステップ５Ｔ３６）
、エラー信号をプロセッサ３ａに送出するように信号制
御回路３１に指令する（ステップ５Ｔ３７）。 その結果、次回からはプロセッサ３ａがメモリアクセス
を要求してもエラーとなる。 一方、ステップＳＴ３５で故障がないと判断した場合に
は、第３図のステップＳＴ５以降の処理を実行する。 なお、上記実施例では共有メモリとして１つの記憶装置
ｌのみを備えたマルチプロセッサシステムを示したが、
この記憶装置！ｆｌを複数にした場合も、ホストプロセ
ッサ３ｍの管理テーブルのデータを変えるだけで、同様
の効果を奏する。

【発明の効果】

以上のように、この発明によれば、記憶装置を共有メモ
リとして利用する複数のプロセッサとは別に、これらの
各プロセッサからの共有メモリアクセスを制御するホス
トプロセッサを設け、ホストプロセッサ内に各プロセッ
サに固有の共有メモリアクセス情報を共有メモリアクセ
ス管理専用バスを介して格納し、この共有メモリアクセ
ス情報にもとづき、各プロセッサの共有メモリアクセス
を管理するように構成したので、システム全体の構成を
簡素化しながら、共有メモリに対するアクセス管理を高
精度で実施でき、信鎖性が高く、かつ応用のきく共有シ
ステムのアクセス制御を実現できるものが得られる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例にによるマルチプロセッサ
システムを示すブロック接続図、第２図は第１図におけ
るホストプロセッサの内部構成図、第３図は第１図にお
けるホストプロセッサの処理動作を示すフローチャート
、第４図は第１図におけるホストプロセッサの管理テー
ブルを示すデータ構成図、第５図はホストプロセッサに
よるメモリ保護の処理手順を示すフローチャート、第６
図はホストプロセッサの障害管理テーブルを示すデータ
構成図、第７図はホストプロセッサによる障害管理の処
理手順を示すフローチャート、第８図は従来のマルチプ
ロセッサシステムを示すブロック接続図、第９図は１ビ
ツトを用いて、メモリ保護を行う場合の保護キーと保護
ロックと書き込み可／不可との関係を示した説明図、第
１０図は保護キーによるメモリ分割方式でのメモリ保護
を図式化した説明図である。 １は記憶装置（共有メモリ）、２ａ、　　２ｂ、　２ｃ
はインターフェース装置、３ａ、３ｂ、３ｃはプロセッ
サ、３ｍはホストプロセッサ、５は共有メモリアクセス
用の共存バス、６は共有メモリアクセス管理専用の共有
バス、１０はメモリ（ＲＡＭ）、３１は信号制御回路。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、これらの各プロセッサが共有でき
   る記憶装置と、上記各プロセッサに対応して設けられ、
   共有メモリアクセスを行うインターフェース装置と、当
   該システムの共有メモリアクセスを管理するホストプロ
   セッサと、このホストプロセッサに設けられ、上記各プ
   ロセッサごとの共有メモリアクセス情報を格納した管理
   テーブルを用いてエラーチェックを行う信号制御回路と
   、上記ホストプロセッサと上記各プロセッサとの間に設
   けられた共有メモリアクセス管理専用の共有バスとを備
   えたマルチプロセッサシステム。