JPS5914775B2 - 共通メモリロツク方式 - Google Patents
共通メモリロツク方式Info
- Publication number
- JPS5914775B2 JPS5914775B2 JP15119477A JP15119477A JPS5914775B2 JP S5914775 B2 JPS5914775 B2 JP S5914775B2 JP 15119477 A JP15119477 A JP 15119477A JP 15119477 A JP15119477 A JP 15119477A JP S5914775 B2 JPS5914775 B2 JP S5914775B2
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- JP
- Japan
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- common memory
- cpu
- specific area
- area
- central processing
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Description
【発明の詳細な説明】
本発明はマルチプロセッサシステムにおける共通メモリ
ロック方式に関する。
ロック方式に関する。
マルチプロセッサシステムは主として複数台のＣＰＵ（
中央処理装置）およびこれらＣＰＵ間におけるデータ交
換の媒体となる１の共通メモリからなり、該共通メモリ
は複数台の前記ＣＰＵによつて時分割的に占有され、必
要なデータの読出し又は書込みがなされる。
中央処理装置）およびこれらＣＰＵ間におけるデータ交
換の媒体となる１の共通メモリからなり、該共通メモリ
は複数台の前記ＣＰＵによつて時分割的に占有され、必
要なデータの読出し又は書込みがなされる。
この場合、共通メモリに対するアクセスが、複数台のＣ
ＰＵによつて競合してはならないので、その競合を防止
するための共通メモリロック手段が必要である。この共
通メモリロック手段を実現する方式として、従来、次の
２つの方式が実用に供されている。先ず、第１の方式は
、マルチプロセッサのうち１のＣＰＵに共通メモリ上の
特定エリアを監視するための監視機能をもたせ、もし複
数のＣＰＵがこの特定エリアをアクセスしようとした場
合には、前記監視機能を有するＣＰＵがその競合を解除
するように制御する方式である。第２の方式は、各ＣＰ
Ｕに前記の監視機能をもたせ各ＣＰＵは共通メモリをア
クセスする前に自己の監視機能によつてアクセス可能か
否かを判断し、競合を防止する方式である。この方式で
は、各ＣＰＵにＴｅｓｔａｎｄＳｅｔと呼ばれる特権命
令を準備し、主記憶装置にも１メモリサイクル内に読出
しおよび書込みを完了させるための機能を設ける必要が
ある。然しながら、上記第１および第２方式は次の様な
欠点あるいは問題点を有する。
ＰＵによつて競合してはならないので、その競合を防止
するための共通メモリロック手段が必要である。この共
通メモリロック手段を実現する方式として、従来、次の
２つの方式が実用に供されている。先ず、第１の方式は
、マルチプロセッサのうち１のＣＰＵに共通メモリ上の
特定エリアを監視するための監視機能をもたせ、もし複
数のＣＰＵがこの特定エリアをアクセスしようとした場
合には、前記監視機能を有するＣＰＵがその競合を解除
するように制御する方式である。第２の方式は、各ＣＰ
Ｕに前記の監視機能をもたせ各ＣＰＵは共通メモリをア
クセスする前に自己の監視機能によつてアクセス可能か
否かを判断し、競合を防止する方式である。この方式で
は、各ＣＰＵにＴｅｓｔａｎｄＳｅｔと呼ばれる特権命
令を準備し、主記憶装置にも１メモリサイクル内に読出
しおよび書込みを完了させるための機能を設ける必要が
ある。然しながら、上記第１および第２方式は次の様な
欠点あるいは問題点を有する。
第１の方式では、ハードウェアは単純になる反面、１の
ＣＰＵ（マスタＣＰＵ）がシステム全体の制御を行なう
ため、特権命令はマスタＣＰＵのみが使用できるように
区別しなければならず、また割込信号もマスタＣＰＵの
みに集中するようにしなければならない。さらに、各Ｃ
ＰＵ間の通信シーケンスが複雑となりしかも時間がかか
るので、ＬｏａｄＳｈａｒｅシステムの構成が困難とな
る。加えて、マスタＣＰＵに障害が発生した場合に他の
ＣＰＵへの切替えが複雑となり信頼度の低下を招く。い
ずれにせよ、第１の方式はオペレーシヨンの複雑な方式
となる。一方、第２の方式では前述した、他のＣＰＵへ
の切替えは必要がない反面、ハードウエアが複雑となり
、特にシステム規模の小さい小規模マルチプロセツサシ
ステムではそのハードウエアの負担が大となりコストの
増大を招く。例えば、ＴｅｓｔａｎｄＳｅｔを準備する
ためには、ＣＰＵにその命令機能を追加し、主記憶装置
に対し読出し及び書込みを１メモリサイクル内で実行す
るための機能を追加し、さらにＣＰＵと主記憶装置との
間にＴｅｓｔａｎｄＳｅｔ命令である旨を通知するため
のインターフエースを追加すること等が必要である。い
ずれにせよ、第２の方式はハードウエアを複雑化してし
まう方式となる。従つて本発明は、上記の第１の方式お
よび第２の方式が有する欠点あるいは問題点を排除可能
であつて、単純なオペレーシヨンで且つハードウエアは
従来のままで良いという特長を備えた、共通メモリロツ
ク方式を提案することを目的とするものである。
ＣＰＵ（マスタＣＰＵ）がシステム全体の制御を行なう
ため、特権命令はマスタＣＰＵのみが使用できるように
区別しなければならず、また割込信号もマスタＣＰＵの
みに集中するようにしなければならない。さらに、各Ｃ
ＰＵ間の通信シーケンスが複雑となりしかも時間がかか
るので、ＬｏａｄＳｈａｒｅシステムの構成が困難とな
る。加えて、マスタＣＰＵに障害が発生した場合に他の
ＣＰＵへの切替えが複雑となり信頼度の低下を招く。い
ずれにせよ、第１の方式はオペレーシヨンの複雑な方式
となる。一方、第２の方式では前述した、他のＣＰＵへ
の切替えは必要がない反面、ハードウエアが複雑となり
、特にシステム規模の小さい小規模マルチプロセツサシ
ステムではそのハードウエアの負担が大となりコストの
増大を招く。例えば、ＴｅｓｔａｎｄＳｅｔを準備する
ためには、ＣＰＵにその命令機能を追加し、主記憶装置
に対し読出し及び書込みを１メモリサイクル内で実行す
るための機能を追加し、さらにＣＰＵと主記憶装置との
間にＴｅｓｔａｎｄＳｅｔ命令である旨を通知するため
のインターフエースを追加すること等が必要である。い
ずれにせよ、第２の方式はハードウエアを複雑化してし
まう方式となる。従つて本発明は、上記の第１の方式お
よび第２の方式が有する欠点あるいは問題点を排除可能
であつて、単純なオペレーシヨンで且つハードウエアは
従来のままで良いという特長を備えた、共通メモリロツ
ク方式を提案することを目的とするものである。
上記目的に従い本発明は共通メモリのアクセスを要求す
る１のＣＰＵが共通メモリ内の特定エリアに対し先ず、
共通メモリエリアのアイドル状態を表示する特定パター
ンを読出し、この特定パターンの読出しによつてアクセ
ス可能であることを検知すると共に当該特定エリアに自
己のＣＰＵ固有のコードを書込み、該固有のコードを再
度読出して変更がないことを確認したとき初めて共通メ
モリエリアを当該１のＣＰＵがアクセスするようにした
ことを特徴とするものである。
る１のＣＰＵが共通メモリ内の特定エリアに対し先ず、
共通メモリエリアのアイドル状態を表示する特定パター
ンを読出し、この特定パターンの読出しによつてアクセ
ス可能であることを検知すると共に当該特定エリアに自
己のＣＰＵ固有のコードを書込み、該固有のコードを再
度読出して変更がないことを確認したとき初めて共通メ
モリエリアを当該１のＣＰＵがアクセスするようにした
ことを特徴とするものである。
本方式によれば、前記固有のコードを再度読出すという
オペレーシヨンが付加されるものの、その他のオペレー
シヨンは全く通常のオペレーシヨンであり、従つて従来
のような、１メモリサイクル内で前記特定エリアに対し
前記特定パターンを読出し且つ該特定パターンをビジー
状態を表示するパターンに変更するための書込みを行な
う必要がなく、ハードウエアは従来のままで良いことは
明白である。以下図面に従つて本発明を説明する。第１
図は一般的なマルチプロセツサシステムを図解したプロ
ツク図であり、本図において例えば２台のＣＰＵすなわ
ちＣＰＵｌｌｌ−１およびＣＰＵ２ｌｌ−２が存在し、
各ＣＰＵにはそれぞれ主記憶装置（ＭＭ，）１２−１お
よび主記憶装置（ＭＭ２）１２−２が付帯する。
オペレーシヨンが付加されるものの、その他のオペレー
シヨンは全く通常のオペレーシヨンであり、従つて従来
のような、１メモリサイクル内で前記特定エリアに対し
前記特定パターンを読出し且つ該特定パターンをビジー
状態を表示するパターンに変更するための書込みを行な
う必要がなく、ハードウエアは従来のままで良いことは
明白である。以下図面に従つて本発明を説明する。第１
図は一般的なマルチプロセツサシステムを図解したプロ
ツク図であり、本図において例えば２台のＣＰＵすなわ
ちＣＰＵｌｌｌ−１およびＣＰＵ２ｌｌ−２が存在し、
各ＣＰＵにはそれぞれ主記憶装置（ＭＭ，）１２−１お
よび主記憶装置（ＭＭ２）１２−２が付帯する。
今、ＣＰＵｌｌｌ−１で与えられた情報をＣＰＵ２ｌｌ
−２が使用して次の処理を行なうものとした場合、ＣＰ
Ｕｌｌｌ−１が全ての情報を共通メモリ（ＣＭ）１３に
書込まないうちにあるいは処理しないうちにＣＰＵ２ｌ
ｌ−２が共通メモｌ月３に対しアクセスを実行したとす
れば、正常なデータの交換が行えなくなることは明白で
ある。従つて、論理的なアクセスの競合による共通メモ
リの破壊を防止するために、共通メモリロツク方式が必
要となる。第２図は共通メロリロツク方式を実現する一
般的な手法を図解的に示したプロツク図である。
−２が使用して次の処理を行なうものとした場合、ＣＰ
Ｕｌｌｌ−１が全ての情報を共通メモリ（ＣＭ）１３に
書込まないうちにあるいは処理しないうちにＣＰＵ２ｌ
ｌ−２が共通メモｌ月３に対しアクセスを実行したとす
れば、正常なデータの交換が行えなくなることは明白で
ある。従つて、論理的なアクセスの競合による共通メモ
リの破壊を防止するために、共通メモリロツク方式が必
要となる。第２図は共通メロリロツク方式を実現する一
般的な手法を図解的に示したプロツク図である。
本図において、第１図と同一の参照番号が付されたもの
は同一の構成要素である。共通メモリ１３はその内部に
特定エリア２１を有しており、ＣＰＵ，ｌｌ−１および
ＣＰＵ２ｌｌ−２は、共通メモリ１３内の共通メモリエ
リア２２をアクセスするに先立ち、先ず特定エリア２１
に対し読出し（図中のＲｅａｄ）を行なう。従来例であ
れば、特定エリア２１にば１゛または６０１が書込まれ
、１のＣＰＵによつて共通メモリエリア２２がアクセス
されていれば″１１、アクセスされていなければ６０゜
゛である。マルチプロセツサシステムのＣＰＵ内のプロ
グラムは、共通メモリエリア２２を使用する際、特権命
令（例えば前述のＴｅｓｔａｎｄＳｅｔ命令）を出すこ
とにより、ハードウエアに制御を移管し、この共通メモ
リエリア２２の使用状況を把握する。これをフローチヤ
ートで示すと、第３図の如くなる。先ず、アクセスの要
求が発せられ（図中の”開始”）、この時特定エリア２
１（第２図）の内容が゛０゛であれば（第３図の右欄参
照）、特権命令が進行する。６０１でなければ６開始１
へ戻る。
は同一の構成要素である。共通メモリ１３はその内部に
特定エリア２１を有しており、ＣＰＵ，ｌｌ−１および
ＣＰＵ２ｌｌ−２は、共通メモリ１３内の共通メモリエ
リア２２をアクセスするに先立ち、先ず特定エリア２１
に対し読出し（図中のＲｅａｄ）を行なう。従来例であ
れば、特定エリア２１にば１゛または６０１が書込まれ
、１のＣＰＵによつて共通メモリエリア２２がアクセス
されていれば″１１、アクセスされていなければ６０゜
゛である。マルチプロセツサシステムのＣＰＵ内のプロ
グラムは、共通メモリエリア２２を使用する際、特権命
令（例えば前述のＴｅｓｔａｎｄＳｅｔ命令）を出すこ
とにより、ハードウエアに制御を移管し、この共通メモ
リエリア２２の使用状況を把握する。これをフローチヤ
ートで示すと、第３図の如くなる。先ず、アクセスの要
求が発せられ（図中の”開始”）、この時特定エリア２
１（第２図）の内容が゛０゛であれば（第３図の右欄参
照）、特権命令が進行する。６０１でなければ６開始１
へ戻る。
このとき、特定エリア２１の内容は”１゜゛に書き換え
られる（第２図のＷｒｉｔｅおよび第３図の右欄参照）
。ここに、他のＣＰＵの共通メモリエリア２２（第２図
）に対するアクセスは一切禁じられると共に、特権命令
を得たＣＰＵ、例えばＣＰＵｌｌｌ−１（第２図）が共
通メモリエリア２２を使用することができる（第２図の
Ａｃｃｅｓｓおよび第３図の６共通メモリエリアの使用
”参照）。使用後は再び特定エリアの内容を″０１とし
（第２図のＷｒｉｔｅおよび第３図の゛特定エリアのク
リア”参照）、アクセスを終了する。上記の方式は、既
に述べた欠点あるいは問題点を有する。そこで本発明は
第４図に示すフローチヤートをもとに、アクセスを実行
する。
られる（第２図のＷｒｉｔｅおよび第３図の右欄参照）
。ここに、他のＣＰＵの共通メモリエリア２２（第２図
）に対するアクセスは一切禁じられると共に、特権命令
を得たＣＰＵ、例えばＣＰＵｌｌｌ−１（第２図）が共
通メモリエリア２２を使用することができる（第２図の
Ａｃｃｅｓｓおよび第３図の６共通メモリエリアの使用
”参照）。使用後は再び特定エリアの内容を″０１とし
（第２図のＷｒｉｔｅおよび第３図の゛特定エリアのク
リア”参照）、アクセスを終了する。上記の方式は、既
に述べた欠点あるいは問題点を有する。そこで本発明は
第４図に示すフローチヤートをもとに、アクセスを実行
する。
本図において、共通メモリエリア２２（第２図）の使用
を要求する例えばＣＰＵ，ｌｌ−１は先ず、特定エリア
２１（第２図）の読出しを行なう（第４図の”読出し″
）。その読出しにより特定エリア２１が゛０゛であるか
否かを判断する（第４図の６特定エリアニ″０゛？”）
。特定エリア２１が“０゛のとき、引続き次のメモリサ
イクルでＣＰＵｌｌｌ−１固有のコード例えばＣＰＵｌ
腐を該特定エリア２１に書込む（第４図中の“ＣＰＵ腐
書込み”）。さらに一定のタイミングをおいて（第４図
中の６一定タイミング１）、再び特定エリア２１を読出
し、そのＣＰＵ滝が変更していないか否か確認する（第
４図中のＣＰＵ滝変更なし２゛）。確認が終えたのち、
共通メモリエリア２２を使用し、使用後特定エリア２１
の内容を“０１にクリアし、アクセスを終了する。この
確認においてＣＰＵｆ）．が変更していれば、待合わせ
し（第４図中の６待合わせ″）、再度読出しから同一の
シーケンスを繰り返す。このことは、既に述べた、“特
定エリア＝６０″？１の工程で特定エリア＼゛Ｏ″とな
つたときも同様である。第４図のフローチヤートにおい
て、゛一定タイミング１なる工程が必要な理由は次のと
おりである。
を要求する例えばＣＰＵ，ｌｌ−１は先ず、特定エリア
２１（第２図）の読出しを行なう（第４図の”読出し″
）。その読出しにより特定エリア２１が゛０゛であるか
否かを判断する（第４図の６特定エリアニ″０゛？”）
。特定エリア２１が“０゛のとき、引続き次のメモリサ
イクルでＣＰＵｌｌｌ−１固有のコード例えばＣＰＵｌ
腐を該特定エリア２１に書込む（第４図中の“ＣＰＵ腐
書込み”）。さらに一定のタイミングをおいて（第４図
中の６一定タイミング１）、再び特定エリア２１を読出
し、そのＣＰＵ滝が変更していないか否か確認する（第
４図中のＣＰＵ滝変更なし２゛）。確認が終えたのち、
共通メモリエリア２２を使用し、使用後特定エリア２１
の内容を“０１にクリアし、アクセスを終了する。この
確認においてＣＰＵｆ）．が変更していれば、待合わせ
し（第４図中の６待合わせ″）、再度読出しから同一の
シーケンスを繰り返す。このことは、既に述べた、“特
定エリア＝６０″？１の工程で特定エリア＼゛Ｏ″とな
つたときも同様である。第４図のフローチヤートにおい
て、゛一定タイミング１なる工程が必要な理由は次のと
おりである。
本発明の方式は、通常のハードウエアおよび通常のオペ
レーシヨンにて実行されるので、特定エリア２１（第２
図）に対する読出しおよび書込みは１メモリサイクル内
で完了しない。この結果、ＣＰＵ，ｌｌ−１が特定エリ
ア２１に自己のＣＰＵ屋を書込んだつもりでも、その書
込みよりも早いタイミングでＣＰＵ２ｌｌ−２が該特定
エリア２１を読出したとすると、この時点ではまだ、該
特定エリア２１に対してＣＰＵｌｌｌ−１のＣＰＵ／１
６が書込まれておらず、ＣＰＵ２ｌｌ−２は該特定エリ
ア２１より゛Ｏ″を読出すことになる。従つて、ＣＰＵ
２ｌｌ−２は自己のＣＰＵ腐を書込み共通メモリエリア
２２（第２図）を使用する。この場合、ＣＰＵｌｌｌ−
１はＣＰＵ２ｌｌ−２の動作と関係なく、特定エリア２
１に自己のＣＰＵ腐を書込むが、ノ結局、後からアクセ
ス要求を出したＣＰＵ２ｌｌ−２のＣＰＵ腐によつて書
き消されてしまう。
レーシヨンにて実行されるので、特定エリア２１（第２
図）に対する読出しおよび書込みは１メモリサイクル内
で完了しない。この結果、ＣＰＵ，ｌｌ−１が特定エリ
ア２１に自己のＣＰＵ屋を書込んだつもりでも、その書
込みよりも早いタイミングでＣＰＵ２ｌｌ−２が該特定
エリア２１を読出したとすると、この時点ではまだ、該
特定エリア２１に対してＣＰＵｌｌｌ−１のＣＰＵ／１
６が書込まれておらず、ＣＰＵ２ｌｌ−２は該特定エリ
ア２１より゛Ｏ″を読出すことになる。従つて、ＣＰＵ
２ｌｌ−２は自己のＣＰＵ腐を書込み共通メモリエリア
２２（第２図）を使用する。この場合、ＣＰＵｌｌｌ−
１はＣＰＵ２ｌｌ−２の動作と関係なく、特定エリア２
１に自己のＣＰＵ腐を書込むが、ノ結局、後からアクセ
ス要求を出したＣＰＵ２ｌｌ−２のＣＰＵ腐によつて書
き消されてしまう。
従つてＣＰＵｌｌｌ−１は、このような書き消しが発生
したとき、共通メモリエリア２２の使用が禁じられるの
で、一定タイミングをおいて、自己のＣＰＵ滝が書き消
されていないかどうか、すなわちＣＰＵ腐の変更があつ
たか否か再び確認する必要がある。これが”一定タイミ
ング゛を設けた理由であり、第５図のタイムチヤートで
その１例を示す。時刻Ｔ，でＣＰＵｌｌｌ−１が読出し
を行ない、時刻Ｔ３で自己のＣＰＵ屑（本図中の上欄Ｃ
ＰＵｌ）を書込む。今、時刻Ｔ３より前の時刻Ｔ２にお
いてＣＰＵ２ｌｌ−２が読出しを行なつたとすると、そ
の時点で特定エリアの内容はまだ″Ｏ゛である（本図中
の上欄”０”）。この”Ｏ゛を見てＣＰＵ２ｌｌ−２は
自己のＣＰＵ滝（ＣＰＵ２）を時刻Ｔ４で書込む。従つ
てＣＰＵ滝（ＣＰＵｌ）はＣＰＵ腐（ＣＰＵ２）によつ
て書き消されることになる。このため時刻Ｔ４以降にお
いて、ＣＰＵｌｌｌ−１による共通メモリエリア２２の
使用は禁止される。このような事態が発生したときＣＰ
Ｕｌｌｌ−１はＣＰＵ２ｌｌ−２にその使用を譲らなけ
ればならないので、再び一定タイミングＴをおいて特定
エリア２１を読出し、ＣＰＵ腐をチエツクする。勿論、
このようなＣＰＵ２ｌｌ−２の割込みが無ければ、ＣＰ
Ｕｌｌｌ−１はそのまま共通メモリエリア２２を使用す
ることになる。以上説明したように本発明の方式によれ
ば、特別のオペレーシヨンも特別のハードウエアも必要
とすることなく、従来と同等の共通メモリロツク機能を
実現できる。
したとき、共通メモリエリア２２の使用が禁じられるの
で、一定タイミングをおいて、自己のＣＰＵ滝が書き消
されていないかどうか、すなわちＣＰＵ腐の変更があつ
たか否か再び確認する必要がある。これが”一定タイミ
ング゛を設けた理由であり、第５図のタイムチヤートで
その１例を示す。時刻Ｔ，でＣＰＵｌｌｌ−１が読出し
を行ない、時刻Ｔ３で自己のＣＰＵ屑（本図中の上欄Ｃ
ＰＵｌ）を書込む。今、時刻Ｔ３より前の時刻Ｔ２にお
いてＣＰＵ２ｌｌ−２が読出しを行なつたとすると、そ
の時点で特定エリアの内容はまだ″Ｏ゛である（本図中
の上欄”０”）。この”Ｏ゛を見てＣＰＵ２ｌｌ−２は
自己のＣＰＵ滝（ＣＰＵ２）を時刻Ｔ４で書込む。従つ
てＣＰＵ滝（ＣＰＵｌ）はＣＰＵ腐（ＣＰＵ２）によつ
て書き消されることになる。このため時刻Ｔ４以降にお
いて、ＣＰＵｌｌｌ−１による共通メモリエリア２２の
使用は禁止される。このような事態が発生したときＣＰ
Ｕｌｌｌ−１はＣＰＵ２ｌｌ−２にその使用を譲らなけ
ればならないので、再び一定タイミングＴをおいて特定
エリア２１を読出し、ＣＰＵ腐をチエツクする。勿論、
このようなＣＰＵ２ｌｌ−２の割込みが無ければ、ＣＰ
Ｕｌｌｌ−１はそのまま共通メモリエリア２２を使用す
ることになる。以上説明したように本発明の方式によれ
ば、特別のオペレーシヨンも特別のハードウエアも必要
とすることなく、従来と同等の共通メモリロツク機能を
実現できる。
第１図は一般的なマルチプロセツサシステムを図解した
プロツク図、第２図は共通メロリロツク方式を実現する
ための一般的な手法を図解的に示したプロツク図、第３
図は従来方式の過程を表わしたフローチヤート、第４図
は本発明の方式の過程を表わしたフローチヤート、第５
図は本発明の方式における６一定タイミング゛の存在理
由を説明するタイムチヤートである。 図において、１１−１，１１−２はＣＰＵｌｌ３は共通
メモリ、２１は特定エリア、２２は共通メモリエリアで
ある。
プロツク図、第２図は共通メロリロツク方式を実現する
ための一般的な手法を図解的に示したプロツク図、第３
図は従来方式の過程を表わしたフローチヤート、第４図
は本発明の方式の過程を表わしたフローチヤート、第５
図は本発明の方式における６一定タイミング゛の存在理
由を説明するタイムチヤートである。 図において、１１−１，１１−２はＣＰＵｌｌ３は共通
メモリ、２１は特定エリア、２２は共通メモリエリアで
ある。
Claims (1)
- １ 複数台の中央処理装置と、該複数台の中央処理装置
によつて共有される共通メモリとを有し、該共通メモリ
内の共通メモリエリアを前記中央処理装置が使用するに
先立ち、該共通メモリ内の特定エリアを読出し、該特定
エリアの内容が該共通メモリエリアを使用可能であるこ
とを示す予め定めた特定パターンである場合に該共通メ
モリエリアを使用可能とする共通メモリロック方式にお
いて、１の前記中央処理装置が前記特定エリアを読出し
、該特定エリアの内容が前記特定パターンであるとき、
引続き当該１の中央処理装置に固有のコードを前記特定
エリアに書込み、一定タイミング経過後に該特定エリア
を読出し、その内容に変更が無いことを確認して、当該
１の中央処理装置が前記共通メモリエリアを使用するこ
とを特徴とする共通メモリロック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15119477A JPS5914775B2 (ja) | 1977-12-17 | 1977-12-17 | 共通メモリロツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15119477A JPS5914775B2 (ja) | 1977-12-17 | 1977-12-17 | 共通メモリロツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5483728A JPS5483728A (en) | 1979-07-04 |
| JPS5914775B2 true JPS5914775B2 (ja) | 1984-04-06 |
Family
ID=15513308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15119477A Expired JPS5914775B2 (ja) | 1977-12-17 | 1977-12-17 | 共通メモリロツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914775B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121914U (ja) * | 1984-07-16 | 1986-02-08 | 洋一 小林 | 自動車の前輪の向き確認装置 |
| JPH01122780A (ja) * | 1987-11-06 | 1989-05-16 | Hitachi Ltd | 車両の操舵輪操作角度表示装置 |
| JPH0516558U (ja) * | 1991-08-19 | 1993-03-02 | 関東自動車工業株式会社 | 自動車の発進方向表示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217342A (ja) * | 1986-03-19 | 1987-09-24 | Yamatake Honeywell Co Ltd | デ−タ読出し方式 |
| JPS62217340A (ja) * | 1986-03-19 | 1987-09-24 | Yamatake Honeywell Co Ltd | デ−タ読出し方式 |
| JPS62217341A (ja) * | 1986-03-19 | 1987-09-24 | Yamatake Honeywell Co Ltd | デ−タ読出し方式 |
-
1977
- 1977-12-17 JP JP15119477A patent/JPS5914775B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121914U (ja) * | 1984-07-16 | 1986-02-08 | 洋一 小林 | 自動車の前輪の向き確認装置 |
| JPH01122780A (ja) * | 1987-11-06 | 1989-05-16 | Hitachi Ltd | 車両の操舵輪操作角度表示装置 |
| JPH0516558U (ja) * | 1991-08-19 | 1993-03-02 | 関東自動車工業株式会社 | 自動車の発進方向表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5483728A (en) | 1979-07-04 |
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