JPH0225955A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単一半導体基盤上にコンピュータ機能及びシ
リアルインタフェイスを集積したシングルチップマイク
ロコンピュータに関する。

〔従来の技術〕

近年はＬＳＩ製造技術の進歩により、シングルチップマ
イクロコンピュータ（以下シングルチップマイコンと呼
ぶ）の分野においても高集積化が進み、単位機能当たシ
のコストの低下も著しくなってきている。それに伴い、
シングルチップマイコ／の利用分野も拡大し、種々の制
御分野に利用されている。この際、他のＬＳＩとのデー
タ送受信のためにシリアルインタフェイスを備えるシン
グルチップマイコンが多数存在しておシ、各分野におい
て用いられている。例えば、ＩＣカードに用いられてい
るシングルチップマイコンにおいては数十バイトのデー
タの一括送受信を調歩同期式シリアルインタフェイスを
用いて行っている。

第４図は従来のシングルチップマイコンのプロ、り図で
ある。まず構成要素の説明を行なう。

第４図においてプログラムカウンタ１は命令の格納アド
レスを指す、インクリメント機能付きポインタである。

読み出し専用メモリ２（以下ＲＯＭと呼ぶ）はユーザプ
ログラム格納に用いる。アドレス／データバス３はアド
レス及びデータを時分割に転送するバスである。命令レ
ジスタ４は、ＲＯＭｚからリードした命令をアドレス／
データバス３を介して格納するレジスタである。制御部
５は、命令レジスタ４に格納した内容に従って制御信号
を出力し、各部を動作させることによシ命令機能を実行
する。演算部６はアドレス／データバス３を介した入力
データに対し演算を行ない、結果をアドレス／データバ
ス３へ出力する。読み出し及び書込の可能なメモリ７（
以下ＲＡＭと呼ぶ）は、データ処理において、データ格
納に用いる。汎用レジスタ７１は様々な処理データ格納
用として用いる読み出し、書込みが可能なレジスタでＲ
ＡＭ７にマッグされている。

制御部５は制御信号を出力し、指定した汎用レジスタ７
１の格納データをアドレス／データバス３へ出力するか
、またはアドレス／データバス３を介した転送データを
指定した汎用レジスタ７１に格納する。割込み制御部８
は割込み要求信号１５に従って、ＣＰＵに割込み処理を
実行させる。

プログラムカウンタ１．命令レジスタ４．制御部５．汎
用レジスタ７１．演算部６からなるブロックは中央処理
装置（以下ＣＰＵと呼ぶ）を構成している。

シリアルインタフェイス１２は、アドレス／データバス
３を介して入力したパラレルデータを７リアルに外部端
子１０を介して出力するか、または外部端子１０を介し
て入力したシリアルデータｔ−受信後、パラレルデータ
に変換後アドレス／データバス３に出力する。

上記構成要素を用いて動作を説明する。

プログラムカウンタ１で指定するアドレスの命令をＲＯ
Ｍ２からリードし、アドレス／データバス３を介して命
令レジスタ４に格納する。制御部５は、命令レジスタ４
に格納した命令をデコード後制御信号を発生し、各部を
動作させることにより命令機能を実行する。命令実行が
終了すると、プログラムカウンタ１の内容に１を加算す
るとともに、命令レジスタ４に新たな命令を格納後実行
する。上記動作を繰り返し行うことによシ、几ＯＭ２に
格納したプログラムを逐次実行する。

次に１第５図に基づきシリアルインタフェイス１２の構
成を説明する。

シリアルインタフェイス１２は、調歩同期式データ通信
を行う所謂ＵＡＲＴ　（Ｕｎｉｖｅｒｓａｌ　Ａｓ−ｙ
ｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ　Ｔｒａｎｓｍ
ｉｔｔｅｒ　）であり、動作モードを指定するモードレ
ジスタ１２６．アドレス／データバス３を介して入力し
た送信データかシフトレジスタ１２２に格納した受信デ
ータを保持するバッファ１２１．送受信データを格納す
るシフトレジスタ１２２．送受信ボーレートを指定する
ボーレート・ジェネレータ１２３（以下ＢＲＧと呼ぶ）
、上記各ハードウェアの制御を行う制御回路１２５及び
送信モード信号１２４が１の時ＯＮする３ステートバツ
フｙＬ２７、送信モード信号１２４がＯの時ＯＮする３
ステートバツフア１２８から成る。

シリアルデータ送信時の動作を説明する。ＣＰＵがモー
ドレジスタ１２６にデータをライトして。

送信モード設定後バッファ１２１に送信データをライト
すると、制御回路１２５は送信モード信号１２４を１と
し、３ステードパ、ファ１２７をＯＮしてシフトレジス
タ１２２の出力を外部端子１０に出力する。またバッフ
７１２１の格納データをシフトレジスタ１２２０−ド後
、ＢＲＩＧ１２３の出力するＢＲＧ出力バルス１２９の
立ち下がり工、ジに同期してシフトアウトすることによ
り、データをシリアルに外部端子１ｏを介しチ、ブ外部
に出力する。この時、制御回路１２５はスタートビット
、パリティビット、ストップビットの付加を行なう。

シリアルデータ受信時の動作を説明する。ＣＰＵがモー
ドレジスタ１２６にデータをライトして受信モードに設
定すると、制御回路１２５は送信モード信号１２４をＯ
とし、３ステートバツフア１２８をＯＮする。外部端子
ｌＯにスタートビットを検出すると、制御回路１２５は
ＢＲＧ　１２３の出力するＢＲＧ出力バルス１２９の立
上がシェ、ジに同期して、シフトレジスタ１２２に外部
端子１０を介して入力データをシフトインすることによ
り受信後、バッファ１２１に転送し次のデー夕受信に備
える。ＣＰＵは、バッファ１２１に格納したデータをリ
ードすることにより受信データを引き取る。この時、受
信データのパリティビット、ストップビットのチエツク
を制御回路１２５にて行う。

第６図はシリアルデータ送信時のタイばングを示す。デ
ータ長は８ビツトとする。第６図に示すように、スター
トビットＳ＋８ビツトデータｄ＋バリテイビ、トＰ＋ス
トップビットｅの順にシリアルにデータを送信する。送
信モード信号１２４はデータ送信中のみｌとなる。また
、Ｂ几Ｇ１２３はＢＲＧ出力バルス１２９を出力する。

ここで、数十〜数百バイトの大量データを一括して送信
することを考える。例えば、ＩＣカードにおいては、シ
リアルインタフェイスを用いて数十バイトのデータ転送
を行っている。この時、伝送エラーが生じたとする。伝
送エラーは、受信側においてスタートビット、パリティ
ビット、ストップビットのチエ、り及び通常大量送信デ
ータの末尾に付加するエラーチエツクコードによって検
出する。ここで上記エラーチエツクは、受信側にてのみ
行っており、送信側は、全データの送信終了後受信側か
らの送信によシ伝送エラーを検知していた。

従って、大量データの送信終了時までは伝送工２−を検
知できないため、オーバーへ、ドが大きい。例えば、１
００バイトのデータを９６００ＢＰ８　（ＢＩＴ　　Ｐ
ＥＲ５ＥＣＯＮＤ）のボーレートで一括送信時に伝送エ
ラーが発生したとする。ここで第一バイトの送信時にエ
ラーが発生したとすると、伝送エラー発生からデータ送
信側での伝送エラー検出までにはｌ÷９６００　Ｘ　１
１　Ｘ　１００　＝　１１０ｍ５もの時間を要する。か
と言って、転送データを分割後複数回データ送信を行う
と、伝送効率が低下してしまう。

〔発明が解決しようとする課題〕

上述したように、従来のシングルチップマイクロコンピ
ュータにおいては、シリアルインタフェイスによる大量
データの一括送信時に送信側で伝送エラーの検出ができ
ないため、大量データ送信中途で伝送エラーが発生した
場合、全データを送信終了後エラー処理を行う。

従って伝送効率が著しく低下する欠点があった。

上述した従来のシングルチップマイクロコンピュータに
おいては、シリアルインタフェイスにてデータ送信中途
に発生した伝送エラーを送信側で検出できず、全データ
送信後に伝送エラー処理を行うため伝送効率が低下する
欠点が存在するが、本発明に係わるシングルチップマイ
コンにおいては、伝送エラー検出回路を内蔵することに
より、データ送信側において、送信の中途に発生した伝
送エラーを検出可能であり、伝送エラー処理を直ちに開
始可能なため伝送効率が著しく良いという相違点を有す
る。

〔課題を解決するための手段〕

本発明は、単一半導体基盤上に中央処理装置およびシリ
アルインタフェイスを集積したシングルチップマイクロ
コンピュータにおいて、前記シリアルインタフェイスに
伝送エラー検出回路を内蔵し、前記伝送エラー検出回路
によってデータ送信時の伝送エラーを検出することを特
徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明に係わるシングルチップマイコンの第１の実施例
の構成を第１図に示す。シリアルインタフェイス９によ
るデータ送信時に伝送エラーが発生した時、シリアルイ
ンタフェイス９から伝送エラー検出信号９４を出力し、
割込み制御部６を介してＣＰＵに伝送エラー処理を行わ
せる点で第４図に示す従来のシングルチップマイコンと
は異なる。

以下、シリアルインタフェイス９の構成を第２図に示し
動作を説明する。シリアルインタフェイス９は、第５図
に示す従来のシングルチップマイコンにおけるシリアル
インタフェイス１２に対し、排他論理和ゲート９２（以
下ＥＯＲゲートと呼ぶ）及び論理積ゲート９３（以下Ａ
ＮＤゲートと呼ぶ）から成る伝送工２−検出回路１５を
付加した構成である。

以下、伝送エラー検出回路１５の構成及び動作を説明す
る。

伝送エラー検出回路１５は、ＥＯＲゲート９２とＡＮＤ
ゲート９３から成る。ＥＯＲゲート９２０入力は、３ス
テート出力バツフア１２７の出力及びシフトレジスタ１
２２の出力であり、両者が一致する時のみ（正常送信時
のみ）ＥＯＲゲート９２の出力が０となる。ＡＮＤゲー
ト９３は、送信モード信号１２４が１．ＥＯＲゲート９
２の出力がｌ、ＢＲＧ出力パルス１２６が１の時のみ出
力を１とする。

シリアルデータ送信時、制御回路９１は送信モード信号
１２４を１とするためＥＯＲゲート９２の出力は、伝送
線上のレベルとシフトレジスタ１２２の出力が一致しな
い時のみ（伝送エラー時のみ）、１となる。従って、伝
送エラー時にはＢＲＧ出力出力バルク１２９の期間ＡＮ
Ｄゲート９３の出力が１となり伝送エラー信号９４を１
とする。

伝送エラーが生じない場合、ＥＯＲゲート９２の出力は
０となｆｉＡＮＤゲート９３の出力は０゜従って、伝送
エラー信号９４は０である。

シリアルデータ受信時、制御回路９１は送信モード信号
１２４を０とするため、ＡＮＤゲート９３の出力は０と
なり伝送エラー信号１２４はＯである。従って、データ
送信中に伝送エラー発生時のみに、ＢＲＧ出力出力バル
ク１２９の期間伝送エラー信号９４は１となる。従って
、大量データの一括送信時に発生した伝送エラーをリア
ルタイムに検出し伝送エラー信号９４を出力する仁とで
、ＣＰＵにエラー処理を早く行わせることができるため
、伝送効率の向上が可能である。

例えば、１００バイトのデータを９６００８　Ｐ　５（
ＢＩＴ　　ＰＥ几　５ＥＣＯＮＤ）のボーレートで一括
送信時に伝送エラーが発生したとする。ζこで第一バイ
トの送信時にエラーが発生したとすると、第一バイト送
信中に伝送エラーを検出し直ちに伝送エラー処理を行う
。従って、従来伝送エラー発生からデータ送信側での伝
送エラー検出までに１１０ｍｓもの時間を要していたが
、本実施例に係わるシングルチップマイコンにおいては
　１÷９６００÷２＝５２μｓの所用時間で伝送エラー
〇検出が可能である。

次に、本発明に係わるシングルチップマイコンの第２の
実施例について説明する。

本発明に係わる第２の実施例のシングルチップマイコン
においては、シリアルインタフェイスに内蔵する伝送エ
ラー検出回路に１と、トのラッチ回路を備え、伝送エラ
ー検出時にラッチ回路をセットし、ＣＰＵがラッチ回路
の内容をチエツクすることで伝送エラーの発生を検知す
る点で第一の実施例に係わるシングルチップマイコンと
異なる。

以下、本発明の第２の実施例のシリアルインタフェイス
に関して第３図を用いて説明する。本発明に係わる第２
の実施例のシングルチップマイコンにおいては、シリア
ルインタフェイス１３の内蔵する伝送エラー検出回路１
４を、ＥＯＲゲート１３１、ＡＮＤケート１３２．ラッ
チ回路１３３から構成する。リセット信号１３５は、Ｃ
ＰＵによる特定アドレスへのライト時に出力される信号
であり、ラッチ回路１３３をリセットする。

ラッチ回路１３３は、ＢＲＧ１２６の出力するＢＲＧ出
力出力バルク１２９ち上がシエ、ジに同期してＡＮＤゲ
ート１３２の出力をう、チし、制御回路１３４に出力す
る。ラッチ回路１３３はメモリマツプされており、ＣＰ
Ｕはマツプアドレスに対しリードすることによシ格納デ
ータをリードする。ＥＯＲゲート１３１はシフトレジス
タ１２２の出力と３ステートバツフア１２７の出力値が
一致する時のみ０を出力する。ＡＮＤケート１３２はＥ
ＯＲゲート１３１の出力及び送信モード信号１３５が共
に１の時のみ出力を１とする。

以下、ラッチ回路１３３を予めＣＰＵによりセ、トシて
おくものとする。

シリアルデータ送信時を考える。シリアルデータ送信中
に制御回路１３４は送信モード信号１２４を１とし、３
ステートバツフ７１２７をＯＮする。

シフトレジスタ１３１は、ＢＲＩＧ１２３の発生するＢ
ＲＧ出力出力バルク１２９下が９エツジに同期して格納
データをシフトアウトする。この時、シフトレジスタ１
２２の出力と３ステードパ、ファ１２７の出力が異なる
と、ＥＯＲゲート１３１の出力が１となる。従ってＡＮ
Ｄゲー）１３２の出力が１となシラッチ回路１３３はＢ
ＲＧ１２３の出力するＢＲＧ出力出力バルク１２９上が
シエッジに同期してＡＮＤゲート１３２の出力である１
を格納する。つま夛、データ送信時に伝送エラーが発生
するとラッチ回路１３３は１を格納する。

シリアルデータ受信時を考える。この時、制御回路１３
４は送信モード信号１２４を０とするためＡＮＤゲート
１３２の出力はＯとなり、ラッチ回路１３３の出力はＯ
のままである。

従って、ＣＰＵはデータ送信前にラッチ回路１３３をリ
セットしておいて、大量データの一括送信中にラッチ回
路の内容を調べるだけでその時迄の伝送エラー発生の有
無を知ることができる。

伝送エラー検出時には、直ちにＣＰＵによシ伝送エラー
処理を行う。従って、大量データの一括送信時に、ＣＰ
Ｕが一定時間間隔でラッチ回路１３３の内容をチエツク
することによシ、データ送信中に発生した伝送エラーを
早期に検出し、エラー処理を早く行うことができるため
伝送効率の向上が可能である。

上述したように、単純なハードウェア回路を付加するこ
とＫよりデータ送信中に伝送エラーを検出し、伝送エラ
ー処理を早期に行うことが可能であり、シリアルデータ
の伝送効率の向上を可能とする。

〔発明の効果〕

以上説明したように、本発明においてはシリアルインタ
フェイスに簡単な伝送エラー検出回路を付加することに
より、データ伝送中に送信側による伝送エラーの検出が
可能であ夛、大量データの一括送信の際、早期にエラー
処理を行うことができるため伝送効率を向上させる効果
がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図に示すシリアルインタフェイス９のプロ、り図、
第３図は本発明の第２の実施例におけるシリアルインタ
フェイス１３のプロ、り図、第４図は従来のシングルチ
ップマイコンのブロック図、第５図は第４図に示すシリ
アルインタフェイス１２のブロック図、第６図は第４図
に示す従来のシングルチップマイコンのシリアルインタ
フェイス１２によるデータ転送のタイぐングである。 １・・・・・・プログラムカウンタ、２・・・・・・Ｒ
ＯＭ、３・・・・・・アドレス／データバス、４・・・
・・・命令レジスタ、５・・・・・・制御部、６・・・
・・・演算部、７・・・・・・ＲＡＭ、７１・・・・・
・汎用レジスタ、８・・・・・・割込み制御部、９・・
・・・・シリアルインタフェイス、９１・・・・・・制
御回路、９２・・・・・・ＥＯＲゲート、９３・・・・
・・ＡＮＤゲート、９４・・・・・・伝送エラー信号、
１０・・・・・・外部端子、１２・・・・・・シリアル
インタフェイス、１２１・・・・・・バッファ、１２２
・・・・・・シフトレジスタ、１２３・・・・・・ＢＲ
Ｇ。 １２４・・・・・°送信モード信号、１２５パ・・・・
制御回路、１２６・・・・・・モードレジスタ、１２７
°゛゛°°３ステートバツフア、１２８・・・・・・３
ステートバツフア、１２９・・・・・・ＢＲＧ出力パル
ス、１３・・・・・・シリアルインタフェース、１３１
・旧・・ＥＯ凡ゲート、１３２・・・・・・ＯＲゲート
、１３４・・・・・・制御回路、１３３・・・・・・ラ
ッチ回路、１３５・・・・・・リセット信号。 代理人　弁理士　　内　原　　　音 ｒＪ３旧 ガ５回 ＢＫｌｑ出刈ハ０ルス 第１回

Claims (1)

【特許請求の範囲】
1. 単一半導体基盤上に中央処理装置およびシリアルインタ
   フェイスを集積したシングルチップマイクロコンピュー
   タにおいて、前記シリアルインタフェイスに伝送エラー
   検出回路を内蔵し、前記伝送エラー検出回路によってデ
   ータ送信時の伝送エラーを検出することを特徴とするシ
   ングルチップマイクロコンピュータ。