JPS5962938A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、一般的にデータ処理装置の分野に関するもの
で、更に詳しく言うと直列入出力（１／Ｄ　）通信論理
装置を具えた単一チップマイクロコンピュータに関する
。

マイクロコンピュータは、複雑化した汎用論理装置であ
り、それは、産業上の通信装置、大規模、中規模の計算
機の周辺及び端末ハードウェア、自動車及び他の輸送媒
体、娯楽及び教育装置及びそ明＆、ｌｌｌ？：のイア１
書（内容に夜更なし）の類似物において広範な種類の有
効制御機能を実行するようにプ目グラムされることがで
きる。

マイクロコンピュータは、データ処理端末装置。

モデムと処理装置との間の直列データ通信を益々制御す
るように使用されつ＼ある。端末装置或いはモデム間の
直列データ通信は、主としてＮＲＺ（非ゼロ復帰、　　
ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）符号化装置を
使用し、この場合、処理装置（プロセッサ）間の直列通
信は、主として２相打号化（ｂｉｐｈａｓｅ　ｅｎｃｏ
−ｄｉｎｇ　）を利用している。特に、自動化装置の環
境’におけるような分布した処理システムは、益々重要
とな９、高度に信頼性ある２相様式（ｂｉｐｈα８＃ｆ
ｏｒｍａｔ　）　′！ｉｌ−処理する能力のめるマイク
ロコンピュータを提供することもまた益々重要となシ、
それは、送信機のクロックと受信機のクロック間の極め
て大きな不緊合（ｍｉｓｍａｔａｈ　）を黙認すること
ができる。

マイクロコンピュータのユニットの値段が安くなるにつ
れて、これらの装置は、あらゆる型の直列データ通信を
制御するために益々注目されるようになっている。ＮＲ
Ｚ　（非ゼロ復帰）と２相方式との両者を利用する能力
を有するマイクロコンピュータを提供することは極めて
望ましいことである。然し、競争力ある値段で販売され
得るマイクロコンピータを設計する場合に、良品率（ｙ
ｉｅｌｄｓ　）はチップ・サイズに反比例するから、必
然的にオンチップ論理装置は、最大限可能なまで最小化
されることになる。従って、ＮＲＺと２相打号化の両方
を適応可能であって、しかも実行される最小の論理装置
を必要とするマイク目コンピュータ直列入出力（７１０
）通信論理装置の必要性がある。

直列入出力通信論理装置を有する単一チツイ°・マイク
ロコンピュータにおいて、オンボード・マイク目プロセ
ッサ或いはＣＰＵの不必要な割込み（ｉ％ｔ６γｒｕｐ
ｔｉｏｎ　）の数を最小化することが望ましい。ＣＰＵ
の不必要な割込みを減少することによっテ、マイクロコ
ンピュータの能率及びＣＰＵの総合処畑能力（ｔｈｒｏ
ｓｇｈｐｑｂｔ　）が増大される。分布された処理装置
（プロセッサ）或いは多重処理装置構成として知られて
いる幾つかのマイクロコンピュータを１緒に接続するこ
とが益々普通のものとなυつつあシ、その場合、マイク
ロコンピュータは、共通の直列入出力通信線を共用する
であろう。直列通信が、主ＣＰＵと従ＣＰＵとの間で誘
導される場合、共用直列入出力線にわたって送信される
一定のデジタル情報は、すべてのＣＰＵに対して関心は
存在しない。それは、それに対して関心のある任意の将
来のデジタル通信を受信するように、特定的にそれをア
ドレスしないメツセージの内容を選択的に取消し、直列
入出力線が自由になる時に“励起″（ｗａｋｅ　ｕｐ　
）させるＣＰＵ手段を具えることが望ましい。

オン・ボード直列入出力データ通信論理装置を有スるマ
イクロプロセッサにおいて、実際には、種々の磁気媒体
装置に関連した制御装置によシ通常使用されるようない
かなる直列データ再生論理装置においても、マンチェス
ター符号化データを精確に、しかも幾つかのデータ速度
の任意の一速度においても復号する能力を有することが
望ましい。周知の先行技術の直列データ再生（ｒｇｃｏ
υｓｔｙ）論理装置は、単発マルチバイブレータを使用
し、マンチェスタ・データ・ストリーム（ＦＭ或いは２
相として知られている）における転移期間の間。

フィンドウ（ｗｉ％ｄｏｗ　）を決定す゛ふ。単発マル
チパイプレークは、生産者の許容範囲（ｔｏｌｅｒａｎ
ｃｅ　）　ｒ偏差（ドリフト）及び他の面層゛を受ける
。更に重要なことは、それらは単−周数数を復調するの
を制限する。単発マルチ、、（”、（グレータに関連し
た許容範囲問題を回避し、可変が−タ速度の自動調節を
与えるため、全体的に直列データ再生のデジタル・シス
テムが必要となる。

本発明の目的は、単チップ・マイクロコンピュータにお
いて改良した直列入出力通信論理を与えることである。

本発明の他の目的は、単チップ・マイクロコンピュータ
におりてＮＲＺ様式及び２相様式の両者を処理すること
が可能である直列入出力通信論理を与えることである。

本発明の他の目的は、多実処理構造において動作する数
個のマイクロコンピユーｉがそれに関係のない直列メツ
セージを選択的に取消し、何時直列通信線が再び自由に
なるかを感知させること全ｎＪ能とすることである。

更に、本発明の目的は、２相符号化データの可変データ
速度を自動的に調節する直列データ再生回路を提供する
ことである。

本発明のこれら及び他の目的は、直列入出力（、Ｉｌｏ
　）通信論理装置を有するマイクロコンビ１−タを具え
ることによって本発明の好ましい実施例に従って達成さ
れる。こ＼で通信論理装置は、ＮＲＺ符号化様式の直列
入出力線によシ直列情報を送受信する手段、及び２相打
号化様式におる直列情報を送受信する手段を具える。マ
イクロコンピュータ入出力通信論理装置は、双安定蓄積
手段、及びマイクロコンピュータが直列入出力線上の直
列情報を受信しないことを希望する場合に双安定蓄積手
段を所定の状態にセットする手段を具える。マイクロコ
ンピュータ入出力通信論理装置は、また、クロック周波
数ｆを有する２相打号化データ・ストリームのデータ及
びクロックを分離するデジタル回路を具え、かようなデ
ジタル回路は、周波数Ｎｆ　ｓこ＼でＮは２よシ大きい
正の整数を有する付加クロックを与える手段、前記デー
タ・ストリームに応答する入力を有するシフト・レジス
タ、及びシフト・レジスタに応答しデータとクロック信
号とを分離するデジタル論理手段、とから成る。

本発明は、添付特許請求の範囲において詳細に指摘゛さ
れている。然し、本発明の他の特徴は、添付図面に関連
する下記の詳細な説明を参照することによって益々明ら
かとなり、よシよく理解されよう。

一般的説明 Ｍ１図は、本発明を具体化した単チツプマイクロコンピ
ュータのブロック図を示す。本発明は、単チップ・マイ
クロコンピュータでなくても実行されることは理解され
よう。本発明の好ましい実７１１１例は、第１図に図示
のマイクロコンピュータ。

モトローラ社Ｍ（：’６８０ｉマイクロコンピュータニ
テ具体化される。

第１図に図示のマイコン（以下マイクロコンピータをこ
のように略称）は、中央処理装置（ＣＰＵ）１、ランダ
ム・アクセス・メモリ（ＲＡＭ）　２　、固定メモ！Ｊ
　（ＲＯＭ）　３．タイマー回路４及び主要機能ブロッ
クとしての直列入出力部分５とから構成される。第１図
に図示のマイコンは、また、マルチブレフサ（ＭＵＸ）
　６　、内部アドレス・パス７、内部データ・バス８．
及び４個の入出力（Ｉｌｏ　）ボート１１〜１４とを具
える。ＣＰＵは、その入力として、夫々線２０による主
クロックＥ、線２１．２２によるモード制御信号ＣＣ１
及びＣＣ２，線２５による割込み要求信号（ＩＲＱｌ）
、線２５によるノン・マスカブル割込み信号（ｓｏｎ−
ｍａｍｋａｂｌｍ　１ｎｔｅｒｒｕｐｔ　ｓｉｇｎａｌ
　）（ＮＭＩ）、線２６による電源供給信号（Ｖｃｏ）
、＃２７による接地信号（Ｖｓｓ）を受信する。ＲＡＭ
　２は、電源故障の場合にＲＡＭにデータを保持するよ
うに線２８によ！１ｌＶｏｏ予備電源を受けとる。

ボート１，６及び４は８ビツト・ボートであシ、ボート
２は５ビツト・ボートである。ボート１に入る８本の線
Ｐ１０−Ｐ　１７は、並列入出力動作にのみ専用される
。ボート２〜４に入る線は、Ｍ１図に図示のマイコンを
動作させる６個の可能なモードの１つに依存して異なる
方法で構成される。ボート２は５本の線Ｐ２０〜Ｐ２４
を有し、ボート５は、８木の線Ｐ３０〜Ｐ３７及び２本
の制御線ｓｃ１．ｓｃ２を有する。ボート３に入る制御
線Ｓｃ１．　ＳＣ２は、入力及び出力ストロープ（５ｔ
ｒｏｂｅ　）として作用する。ボート４は８本の線Ｐ４
０〜Ｐ４７　ｆ有する。単チップ・モードにおいてボー
ト２〜４のすべての入出力線は、それぞれのボートに関
連したデータ方向レジスタ（ｄａｔａ　ｄｉｒｅｃｔｉ
ｏｎ　ｒｅｇｉｓｔｅｒ　）によシ入力或いは出力の何
れかに役立つようにプログラムされることができる。拡
張した非多重モードにおいて、ボート３の線Ｐ５０〜Ｐ
５７は外部データバス（ＤＯ〜Ｄ７）として機能する。

若し、８本のアドレス線がこのモードにおいて必要とさ
れない場合には、残シの線は入出力（Ｉｌｏ　）として
構成されよう。拡張した多重モードにおいて、ボート３
の線Ｐ５０〜Ｆ３７は、外部データ・バス（ＤＯ〜Ｄ７
）としてまた低位アドレス・バス（ＡＯ〜Ａ７）として
両方に作用する。このモードにおいて、ボート４の線Ｐ
４０〜Ｐ４７は、高位アドレス線（Ａ８〜Ａ１５）とし
て作用する。若し、８個の高位アドレス線の何れもがこ
のモードにおいて必要とされない場合には、残υの線は
人出力（Ｉｌｏ＞として構成されよう。

６個のすべてのモードにおいて、ボート２０線Ｐ２０〜
Ｐ２４は、このボートに関連したデータ方向レジスタに
よって入力線或いは出力線の何れかに構成されることが
できる。ボート２は、また、後述の方法で、第１図のマ
イコンの直列入出力通信能力（ｃａｐａｂｉｌｉｔｖ）
及びプログラム可能なタイマ能力に対してアクセスを与
える。

第１図のマイコンの前述の説明は、種々の動作モードを
具え、単に一般的背景を示しだにすぎず、本発明の直列
入出力の特徴的動作は、かような説明とは別個に完全に
理解されることができる。本発明の直列入出力動作は、
ビンＰ２２．Ｐ２３及びＰ２４のみを介して導入され、
これらのピンの機能は、前述したマイコン動作の特定モ
ードによって影響されない。

第２図は、第１図のマイコンのピン出力配置の概略的表
示１５を示す。

二重形式（ＤＵＡＬ　ＦＯＲＭＡＴＳ　）第１図のマイ
コンの直列入出力（Ｉｌｏ　）部分は、種々のクロック
速度において全２重或いは半２重にて直列通信を誘導す
ることが可能である。更に、直列入出力論理は、次の２
つの様式の何れかの直列動作を取扱うことができる。即
ち、 （リ　端末或いはモデム（変復調器）間で代表的に使用
される標準的マーク／スペース（ＮＲＺ）（２）　　処
理装置間の通信に主として使用される自己クロッキング
２相（ｓｅｌｆ−ｃｌｏｃｋｉｎｇ　ｂｔｐｈａｓａ　
）ＮＲＺ様式は第７図Ａに図示され、２相様式は第７図
Ｂに図示されている。両様式とも、スタート・ビット（
常に０）によシ始まシ、ストップ・ビット（當に１）に
よシ終る。ＮＲＺ様式は、ピント時間ごとにおけるビッ
ト値に対応する信号レベルを与える。そのレベルは、復
号に際してビット時間の中間においてサンプルされる。

第７図Ａに図示の例は、ＮＲＺ符号化２進数０１００１
１０１　ｔ−示す。

その数は最下位ピット（ＬＳＢ）に始って符号化される
ことは注目すべきである。ビット時間０において信号レ
ベルは高となシ、２進数“１″を示す。

ビット時間“１′において、ス゛トップ・ビット信号が
１バイトＯ終了を示すまで信号レベルが低となシ、２進
数“０”などを示す。ＮＲＺ様式は、送信機と受信機の
クロック間で正しい動作に対して約３．７５％の不整合
を黙認することができる。

第７図Ｂは、２相様式における符号化２進数０１００１
１ｄ１を図示するものである。２相様式は、ビット時間
ごとに信号レベルの転換と値１を有するビットごとの中
心における転換とを与える。２相様式は、また、２相−
Ｍ　、　ＦＭ　、　Ｆ／２Ｆ及びマンチェスタ様式とし
て知られ、送信機クロックと受信機クロック間で正しい
動作に対して約２５％の差異を黙認できる。ＮＲＺ様式
の遊び線（１ｄｌｅ　１ｉｎｅ　）ｔよ、線路上の一定
のマーク（１）によって表わされることは注目ずべきで
らる。２相様式において、遊び線は、１／２ビット時間
ごとにトグルするであろう。

マイコン上で２相様式にて通信を送受信する能力を与え
ることは特に有利である。２相様式は、処理装置と処理
装置間通信における極めて大きなりロック不整合を黙認
できるから、それは、例えば、自動化装置環境のもとで
発生するような多重処理装置配置において特に有用であ
る。

第３図に関連して本発明を具体化した直列入出力通信論
理装置の一般的ブロック図が示されている。直列入出力
回路は、送信データ・レジスタ（ＴＤＲ）　３７　、送
信シフト・レジスタ（ＴＤｓ　）　３Ｂ　。

フリップ・フロップＴＤＳＴ　３９　、　ＴＢレジスタ
４０及びＴＣカウンタ制御論理装置４１ｆ：具える。直
列入出力論理は、また、フリップ・フロップＲ８Ｄ　５
３゜受信シフト・レジスタ（ＲＥＤ）３４．フリップ・
フロップＲＤＳＴ　３５　、　ＲＢレジスタ３１．ＲＣ
カウンタ制御論理３２．及び受信データ・レジスタ（Ｒ
ＤＲ）３６′＠：具える受信機部分を含む。送信機及び
受信機部分は両者とも周辺データ・バス５０’を経てマ
イコンと通信し、ボート２のピンＰ２２．Ｐ２３．及び
Ｐ２４を経て外部装置と通信する。

データ伝送において、送信される８ビツトデータ語は、
周辺データ・バス６０から送信機データ・レジスタＴＤ
Ｒ５７に書込まれる。次いで、８ビツトは、ＴＤＲ５７
から送信シフト・レジスタＴＤＳ　３Ｂに並列に転送さ
れ、それはフリップ・フロップＴＤＳＴ　５９を経てボ
ート２のピンＰ２４へのビット出力をシフトする。ＴＤ
ＳＴ　３９は、データ・ストリームを様式化し、スター
ト・ビット、ストップ・ビットを各送信語に加算する。

データ受信において、入力するデータ・ストリームは、
ボート２のピン２３を介して入力され、フリップ・フロ
ップＲＤＳ５５を介して受信シフト・レジスタ３４を通
過し、それは、スタート・ビットがフリップ・フロップ
ＲＤＳＴ　３５に入シ、データの８ビツトが受信シフト
・レジスタ３４にアう、ストップ・ビットがフリップ・
フロップＲＥＤ　３５に入るまでシフトされる。若し、
フレーミング誤シ或いはオーバーラン東件が存在しなけ
れば、データの８ビツトは受信シフト・レジスタ３４か
う受信データ・レジスタＲＤＲ３６に至るまで並列に転
送される。次に、語は、ＲＤＲ５６を周辺データ・バス
５０に書込むことによってマイコンに利用可能になされ
る。

プログラマブル・オプシロン 本発明の直列入出力論理は、幾つかの重要な特徴に関連
してプログラム可能でるる。データ通信様式は、　ＮＲ
Ｚ或いは２相打号化の何れかを利用するようにプログラ
ムされる。クロックは、内部或いは外部クロック信号の
何れかを利用するようにプログラムされる。励起（ｗａ
ｋｅ　−ｕｐ　）能力は、使用可能とされるか或いは使
用禁止（ｄｉｇαｂｔｕ）される。

割込み要求は、送信データ・レジスタ３７及び受信デー
タ・レジスタ５６に関し可能化されるか個々にマスクさ
れる。ボート２のピン２２は、可能とされるか或いは使
用禁止される。最後に１．ボート２のピン２３及び２４
は、送信機及び受信機部分によシ単独に直列入出力動作
に供されるか又は使用されない。

第１表（後記する）は、マイコンのクロック周波数φ２
又は外部クロック周波数の各々に対する４個の可能なデ
ータ通信速度を示す。種々のデータ速度及びクロック周
波数は、本明細書中で更に詳細に説明されよう。

データ・リン・り構成 本発明の１α列入出力論理と共に使用されるデータ・リ
ンクは、半２重或いは全２重の何れかであり、別個のク
ロックを使用するかそうでない場合もある。２相様式及
びＮＲＺ様式の両者は、別個のクロック線なしで使用さ
れるが、然しＮＲＺ様式のみは、別個のクロック線（入
力或いは出力の何れか）により使用されてよい。また、
クロックのみを遠隔装置に送信することは可能でるる。

種々のデータ・リンク構成は第２表（後記する）に要約
されている。

本発明は、第１図に図示のマイコンを使用する多重処理
装置配置において励起能力（ｗａｋｅ−ｕｐ　ｃａ芦−
ｂｉｌｉｔｙ　）を与える。励起能力とは、目的のアド
レスが特定の処理装置のアドレスと異なる場合に共通線
上の無関係の処理装置がメツセージの残余を取消すこと
を許容することによって処理装置の処理能力を増大しよ
うとするものである。若し、残余のメツセージがそれに
対して意図されていないことを処理装置が決定した場合
、それは、制御状態レジスタにおいて励起ビット（ＷＵ
）をセットする。励起ビットのセントにより、受信部分
は割込まれることなくメツセージの監視を継続する。１
１個の連続した“１”が受信部分によシ受信されると、
受信部分は励起ピッ）　ＷＵ　ｆクリヤし、次のメツセ
ージに対して割込み処理を“励起”させる。１１個の連
続した“１”は送信線上の遊び状態（ｉｄｌｅ　ｓｔα
−ｉｇ）を示す。励起能力は、下記に極めて詳細に説明
されよう。

詳細説明 第４図に関連して本発明の直列入出力論理の詳細なブロ
ック図が示されている。データは、８ビツト・バス４７
ヲ経て周辺データ・バス６０から送信データ・レジスタ
３７に移送される。そこからそれは送信シフト・レジス
タ３８に入力される。送信シフト・レジスタ３８からデ
ータは、送信可能パルス（ＴＥ）によシ使用可能とされ
るゲート４２を介して直列にシフト・アウトされる。ボ
ート２のピン２４は直列送信線である。

直列データは、受信可能信号（ＲＥ）によって可能とさ
れるゲート４３を介してボート２のピン２３により受信
される。直列入力データは、受信シフト・レジスタ３４
にシフトされ、次に受信データ・レジスタ３６に並列に
転送される。受信データ・レジスタ３６の内容は、８ビ
ツト・バス４４によシ周辺データ・バスろ０に送られ、
それはマイコンの他ノ部分によ勺利用される。

本発明の直列入出力論理は、４個のソフトウェア−アド
レス可能レジスタを使用し、それは、第４図において、
制御・状態レジスタ４６．速度・モード制御レジスタ４
５．受信データ・レジスタ３６及び送信データ・レジス
タ５７の形式で示される。

制御・状態レジスタ４６は、８ビツト・レジスタから成
シ、その中で単に０〜４ビツトのみが書込まれている間
すべての８ビツトは読出される。レジスタは、ＲＥＳＥ
Ｔ　（リセット）により　Ｓ　２０に初期設定される。

レジスタ内のビットは下記の如く定義される。

７　　６　　５　　　Ｉｆ３２１０ ＡＤＤＲ：　　Ｓ　　００１１ ビｙ　トＯＷＵ次のメツセージを励起。セットされると
、このビットは励起機能を可能 とする。１１個の連続１の受信により ハードウェアによってクリヤされる。

ＷＵは、線路が遊んでいる（ｉｄｈｒ）場合、セットさ
れない。

ビットｊＴＥ　　送信可能。セットされると、このビッ
トは、９個の連続１の前文（ｐｒ−αｍ−ｂｌｅ　）を
発生し、送信機の出力をボート２のピン２４にゲート可
能にする。

それは、ボート２のピン２４のＤＤＲ 値を１に変更する。

ビット２ＴＩｇ送信割込み可能。セットされるとそれは
、ＴＤＥＥがセットされている場 合にはＩＲＱ２割込みが発生されるの を許容する。クリヤされると、ＴＤＲＥ値はバスからマ
スクされる。

ビット５ＲＥ　　受信可能。セットされると、ぞれはボ
ート２のピン２３を受信機の入力に ケートする。それはボート２のピン ２６のＤＤＲ値を零に変更する。

ビット４１１１Ｅ受信ｍ割込み可能。七ノドされるとそ
れは、ＲＤＲＦ或いは０ＲＦＨの何れかがセットされて
いる場合割込み ＩＲＱ２が発生すること全許容する。

クリヤされると、割込みはマスクさ れる。

ピッ）　５　ＴＤＲＥ送信データ・レジスタが空。それ
は、送信データ・レジスタから送イ＾シフ ト・レジスタに転送がなされるとハ ードウェアにょシセットされる。こ の転送は、ビット速度クロックと同 期きれる。’１’ＤＲＥビットは、状態レジスタ全読出
すことによってクリヤ され、新しいバイトを送イ３データ・ レジスタに書込む。ＴＤＲＥがクリヤ されない場合データは転送されない。

ＴＤＲＥはＲＥＳＥＴによって１に初期設定される。

ピットμ０ＲＦＥオーバーラン・フレーミング誤シ。

オーバーシン或いはフレーミング誤 シが発生すると（受信機のみ）、そ れは、ハードウェアによってセット される。オーバーランは、ＲＤＲＦフ ラグ・セットと共に受信データ・レ ジスタに転送される新しいバイトと して定義される。フレーミング誤シ は、ビット・ストリームにおけるバ イト境界がビット・カウンタに同期 化されない場合に発生される。オー バーランは、対志するＲＤＲＦ値によ リフレーミング誤シと区別される。

ＲＤＲＦ　＝　０ＲＦＥ　＝　１の場合オーバーランが
発生する。ＲＤＲＦ　＝　０で０ＲＦＩ：＝１でおれは
、フレーミング誤シが 検出される。０ＲＦＥピツトは、最初 状態レジスタを読出し次いで受信デ ータ・レジスタを読出すが或いは ＲＥＳＥＴ信号によりてクリヤされる。

ビット７ＲＤＲＦ受信データ・レジスタｉｉ　ｆｕｌｌ
　、　ソれは、受信シフト・レジスタから受 信データ・レジスタまで転送がなさ れると、ハードウェアによってセッ トされる。ＲＤＲＦビットは、最初状 態レジスタを読出し、次に受信デー タ・レジスタを読出すことによりて 或いはＲＥＳＢＴ信号によってクリヤ される。

速度・モード制御レジスタ４５は、次の直列入出力変数
即ち、ボード速度、様式（ｆｏｒｍａｔ　）　＋クロッ
ク源、及びボート２のビン２２配列を制御する。

レジスタは、そのすべてが書込み専用である４ビツトか
ら成ｐ、ＲＥｓＥＴにょシフリヤされる。

レジスタの４ピツトは、１対の２ビツトフイールドと考
えられる。２個の低位ビットは、内部クロック用のビッ
ト速度を制御し、残シの２ビツトは、様式（ｆｏｒｍａ
ｔ　）及びクロック選択論理を制御する。

レジスタの定義は次の通シでらる。

ＡＤＤＲ：ダ００１０ を選択する。選択される４個の 速度は、ＣＰＵクロック周波数φ２ の関数である。次の表は利用で きるボー速度を表にしたもので ある。若し、外部クロックが選 択される場合ＣＣＣ１＝ＣＣＵ＝１）。

速度選択ビットは取消される。

第　　　１　　　表　　（１） ドは、クロック・様式選択論理 を制御する。次の表はビット・ フィールドを集す御する。若し、 ＣＣ１，＝０の場合、ボート２のピ ン２２のＤＤＲ値は影響されない。

若し、ＣＣ１＝１の場合、ボート ２のビｙ　２２　（Ｄ　ＤＤＲ値はｃｃｏ）補数に変化
される。

第　　１　　表　　（ＩＩ） ＊　クロック出力は、ビットＲＥ及びＴＢの値に無関係
に利用できる。

＊＊　ビット３は、制御・状態レジスタ４６においてＲ
Ｅ　−”　１”でβれは直列入力用に使用される。ビッ
ト４は、制御・休憩 レジスタ４６においてＴＥ−１”であれば、直列出力用
に使用される。

ＲＢレジスタ ＲＢレジスタ６１は、入カデ・−タ・ストリームから内
蔵されたクロックを抽出し、受信機同期を設定するのに
使用される８ピツト遅延線である。下記のプール代数式
及び第８図Ａ−ｉ８図Ｊ及び第１２図の詳細な論理図を
参照するのに、ＮＥＺ様式において、零（０）スタート
・ビットはＲＥレジスタ３１にクロックされ、その後Ｒ
Ｅがセットされるかぎ９１人力は、ビット速度にてトグ
ルすることを示している。ＲＢレジスタ５１が零（０）
スタート・ビットに応答できるまでにおおよそ２個のＢ
Ｔツクック・サイクルが必要である（セットするＲＥは
ＲＢ大入力ターン・オンする）。“零”（０）が伝播す
るにつれて、ＲＢＦが第５　ＲＴクロックの終フにおい
てセットされる時に、ＲＢ同期が設定される。第１　Ｒ
ＥＤクロック（ＲＥＤ■ＲＢｇ　）は、また、第３　Ｒ
Ｔクロックの終シにおいて発生され、第１ＲＯクロツク
は、第５　ＲＴジクロツクの終シにおいて発生される。

Ｒ８Ｄｏ及びＲθクロックは、ＲＥレジスタ３１が動作
している限り協ビット時間及びｂピット時間に発生され
るのを継続する。

ビット・カウンタＲＣは、Ｒθの終シにおいて１１″に
移行し、連続するＲθごとに増分する。スタート・ビッ
トは、　ＲＢＤ中にＲＢＤ　−）−ＲＢＦ；によｐクロ
ックされる。次のスタート・ビットの間に再び取得した
同期によりデータを転送した後正常な同期損失が存在す
る。

リセットするＲＥの効果は、ＲＢがトゲリング（ｔｏｇ
ｇｌｉｎｇ　）を停止（ストソゲ）し、Ｒθ倍信号ＲＢ
Ｄ　十ＲＢＥ信号とに同期損失があシ、ビット・カウン
タＲＣがリセットし、ＲＢＤ、　ＲＤＳシフト・レジス
タ３４及びＲＤＳＴのすべてが停止（ストップ）するこ
とである。２相様式において、全データ・ストリームは
レジスタ中にクロックされる。

第１図のマイコンがリセットになった後、ＲＥがセット
される前に、ＲＥレジスタが“１”による記憶（蓄積）
を開始する。従って、ビット速度クロックは発生されず
、受信機は機能しない。受信を設定するには３つの事項
が必要である。

α）ＲＥは、入力される直列入力データに対しＲＢレジ
スタに順序正しくセットされなければならない。

ｂ）直列入力データは、ＥＢレジスタに対してビット速
度クロックの発生を開始させるためにあき線（ｉｄｌｍ
　１ｉｎｅ　）状態即ちすべて“１”でなければならな
い。

Ｃ）　直列入力データ・ストリームにおける第１スター
ト・ビットは、線が少なくとも１ビット時間“あき”に
なる（　ｉｄｌｇ　）まで（そうでなければ同期を設定
できない）、発生できない。

従って、　ＲＥがセットされた後線路が“あき″（１ｄ
ｌｅ　）を保持しなければならない最小時間は、１ビッ
ト時間である。

ＲＥのセッテングに続いて、ＲＢＦがセットされる時に
同期が設定される。それは、第１の°′０”がＲＢレジ
スタを伝播した時に発生し、第１Ｒθは、ン４ビット時
間にＢＳＨの立上り端によシ発生され、ＲＢＦは、−ビ
ット時間にＲＬＧの立上ル端によリセットされる。分離
フリップ・フロップは、ＢＳＨ及びＲＬＧによ探脇動さ
れ、信号ＳＥＰ　ｆ）発生する。

信号ＳＥＰは、０”入力データに対して０であシ、デー
タ入力が“１”であれば、％ビット時間に５Ｖ（ボルト
）となる。ＳＥＰのタイミングは、それが受信シフト・
レジスタ５４−ｚＲθによってクロックされる時、それ
は、最後には全体としてＮＲＺ様式に変換されるように
なる。

Ｒ２Ｈｆ、セントすると、ビット・カウンタＲＣがスタ
ートする。Ｒ２Ｈ線、ＮＲＺよシも％ピット時間後にセ
ントされ、Ｒｏは％ビット時間後に発生するから、２相
様式用のビット・カウンタ状態の位置は、ＮＲＺ様式に
対して対応するビット・カウンタ状態を１〜１／８ビッ
ト時間だけ遅れる。かくして、データは、受信シフトレ
ジスタＲＤＳ　３４から受信データ・レジスタＲＤＲ３
６に転送され、それは、両様式においてＲＣの９カウン
トの終シにおいて発生し、２相においてＮＲＺにおける
よシも１〜％ビット時間後即ち、ＮＲ１；に対してスト
ップ・ビットの終り近・く、２相ｔこ対しては次のスタ
ート・ピリド近くで発生する。

ＲＥ′ｔ″リセットする効果は、ＲＥレジスタ６１がト
ゲリング（ｔｏｙｃｔｌｉｎｙ　）　（同期損失及びビ
ット・クロックＲｆｌを発生する）、ビット・カウンタ
ＲＣのリセットをストップさせ、Ｒ８Ｄ及びＲＤＳＴと
共にＲＤＳ　３４の停止をストップさせることでおる。

２相受信において、すべての内部機能は、入力するデー
タ・ストリームから抽出される信号によってクロックさ
れる。結局、　Ｒ８Ｈ及びＲＬＧの両方が発生される限
り、分離フリップ・フロップ５ＥＰ１０１（第８図Ｊ）
は、適当に作動し、Ｒｏを発生する。

Ｒ２Ｈが少なくとも１個のあき（ｉｄｌｇ　）ビットに
続く、第１スタート・ビットにより　Ｒ２Ｈがセットさ
れる時、２相同期が設定される。１１個のあきビットは
Ｒ８Ｈｊをリセットするが、データ語は、１０個よシ多
くないあきビ・ノドによシ分離される限り、同期は失わ
れない。

ＮＲＺ受信において、内部動作は、各データ語のスター
ト・ビットによシ開始され、ストップ・ビットにより終
了される。その間のすべての動作は、独立の内部クロッ
ク速度においてクロックされる。

Ｒ２Ｈ１０２が、少なくとも２ビツト時間のあき状態（
１ｄｌｅ　ｃｏｎｄｉｔｉｏｎ　）に続いて０”スター
ト・ビットの中間においてセットされると動作が開始す
る。

Ｒ２Ｈ１０２は、次に、ＲＤＳレジスタ３４から受信デ
ータ・レジスタ６６までのデータ転送に続いて直接リセ
ットされる。

Ｒｏよシも速いデータ速度の場合には、スタート・ビッ
トは、ＲＢレジスタ３１にクロックされ、それは、次い
で直列入出力（Ｉｌｏ）制御器の内部クロック速度にお
いてＢｅｆｆ−発生する次の８個のビット時間の間トグ
ルする。データ速度がＲｏよシ速い場合、ストップ・ビ
ット及び次のスタート・ビットは、名目上よシも速（Ｒ
Ｂレジスタ６１にうまくクロックされる。Ｒｏ及びＲＢ
Ｄ■ＲＥＥクロックの対応期間は、結局１〜２ＲＴ時間
だけ短くされる。コノ最高データ速度において（適当な
動作に対して）、Ｒ２Ｈはリセットし、データは１ＲＴ
時間速く転送され、次のスタート・ビットまでの間の同
期は２ＲＴ時間速く設定される。

Ｒｏよりも遅いデータ速度の場合、スタート・ビット及
び最初の７個のデータ・ビットに対する動作は、データ
の高速度における動作と同一である。

８個のデータ・ビット及びストップ・ビット中の動作は
、最後のデータ・ビットが０”であるか或いは“１”で
あるかによシ異なってくる。

若し、最後のデータ・ビットが“０”であれば、Ｒｏの
発生、　Ｒ２Ｈのりセツティング、データの転送は、す
べてストップ・ビットの中間まで遅延される。次のスタ
ート・ビットによシ、１デ一タ語を受信するに必要な動
作シーケンスを再開始する。

若し、最後のデータ・ビットが°１”であれば、Ｒｏの
発生、　Ｒ２Ｈのりセツティング及びデータ転送は、す
べてそれらの名目上の位置において発生し、ストップ・
ピントまでの開側も発生しない。

次のスタートビットは、受信サイクルを再開始する。か
くして、遅いデータに対して、最後のデータ・ビット位
置における“１”は、ストップ・ビットと同様に作用し
、スタート・ビットがサイクルを再開始するまで、すべ
てのものは実際のストップ・ビット中を保持する。

ＴＥレジスタ レジスタ４０は、ＲＩ：ＳＥＴの終シにおいて開始する
ＢＴ速度において、連続的に１から８までカウントする
４ビツト・カウンタである。外部クロックＴＥＸは、Ｔ
１３Ｄにおいて利用できる５０チデユテイ・サイクル波
形でめる。ＴＳＨは、各ビットの終シにおいて発生する
２Ｘクロツクである。２相様式及びＮＲＺ様式の単なる
相違は、様式化するフリラグ・フロップＴＤＳＴの動作
である。

送信機動作に関しては、あき線（１ｄｌｅ　１ｉｎｅ　
）条件がＴＥのセツティング後に設定され、データ転送
がスタート・ビットの中間において発生することに注目
てれたい。ＴＤＥが、ストップ・ビットの中間まで供給
されない場合、それは、セットのま＼でｈＦ＞ｓＴＣカ
ウンタに９カウントを保持させ、かくしてデータ転送１
ｒ、禁止する。ＴＤＥがリセットされると、次のスター
ト・ビットによシ送信が再開する。

ＴＳＩＩ−Ｔθは、何れかの様式に対するビット境界ご
とにＴＤＳＴに対してＴＳＨＯからのデータにクロック
する。そして、２相様式の間のみは、Ｔ；ＳＨ・Ｔθは
、ＴＤＳＯ＝１或いは線路がおき線の場合、或いは各ス
トップ・ビットごとの間、トグル（ｔｏｇｇｌｇ）をク
ロックする。

２相様式或いはＮＲＺ様式の何れかにおいて、送信機は
、本質的に送信機出力段である様式化フリップ・フロッ
プを除いてＮＲＺ様式で動作する。

ＴＤＳＴは、Ｒ８Ｈ（それはＲθ速度の２倍において発
生する）によシクロツクされ、１つおきのＲ８ＨはＲθ
と一致する。

送信機は、ＴＳＥがセットされない限シ１を出力する。

ＴＳＥは、ＴＣカウンタが１０カウントに達するとセッ
トされ、ＴＥ−１である限りセットを保持する。従って
、１０個の１の前文（ｐｒｅａｍｂｌｇ　）は、ＴＥが
最初にターン・オンされる時に送信される。

若しある語が送信データ・レジスタ３７に書き込まれて
いない場合１０個の１のうち初期の前文（ｐｒｇａｍｈ
ｌｇ　）後の任意時間にＴＣカウンタは９カウンタを保
持し、ＴＤＳＴは絶えず１を出力する。

割込み論理 直列入出力（ｖＯ）制御器は、割込みＩＲＱ　２によっ
てＣＰＵと通信する。若し、受信機割込みが、ＲＩＥに
よｐ、ＷＵをリセットすることによって可能とされた場
合、オーバフロー或いはフレミング誤シがオア（ＯＲ）
ビットをセットする時或いは受信シフト・レジスタから
受信データレジスタ３６ニ至る有効語の転送がＲＤＦビ
ットをセットする時は常にＩＲＱ　２割込みが発生され
る。若し、送信機割込みが、　ＴＩＥをセットすること
によって可能とされる場合には、送信データ・レジスタ
３７から送信シフト・レジスタ６８に至るデータ転送が
ＴＤＥビットをセットする時は常にＩＲＱ　２割込が発
生される。“励起（ｗａｋｅ　ｕｐ　）”ピッ）ＷＵの
使用は、データリンクの設計によって決定される。メツ
セージの最初の部分を検討した後、若しｃｐｖが、メツ
セージの残シに更に興味を持たずＷＵｆセットすること
を確かめる場合には、それ以上のすべての割込みは、線
路があきになるまで禁止される。ＷＵビットは、１１個
の後続の“１′が受信される時常にハードウェアによっ
てリセットされるか或いはソフトウェアによってリセッ
トされる。

５個の割込みピッ）　ＲＤＦ、　ＯＲ及びＴＤＫの各々
は、制御・状態レジスタ４６が読出されるたびにセット
され、他方その関連ビットもまたセットされる従属ビッ
トを有する。ＲＤＦ及びＯＲ割込みビット及びそれらの
従属ビットは、受信データ・レジスタ３６が読出され、
他方その関連従属ビットがまたセットされる時常にリセ
ットされる。ＴＤＥ割込みビット及びその従属ビットは
、送信データ・レジスタ６７が書込まれ他方その従属ビ
ットがセットされる時常にリセットされる。

ビン制御論理 ボート２の制御に関し、ＲＥＳＨｊＴの終ｐにおいて直
列入出力（Ｉｌｏ）制御器は、制御ビットＲＥ。

ＴＥ、ＣＣ１及びＣＣＯによシ定義される動作モードに
依存しボート２０１〜６ビンのＣＰＵ制御をくつがえす
。ＲＥ及びＴＥは、デユプレツクス（ｄｔＬｐｌｅａｅ
）Ｍ　ｌ１３Ｃを決定し、他方、ＣＣ１及びＣＣＯは、
外部クロック構成を決定する。

ポート２のビン２２は、外部的に発生されたクロックを
入力するか或いは７１０制御器によって発生されたクロ
ックを出力するかの何れかに使用される。ｃｃ’ｉ＝”
ｏ”の場合、このビンは、ＣＰＵによって制御されるが
、ＣＣ１−“１″の場合、このビンは、外部入力を入力
するか或いは内部クロックを出力するかの何れかに使用
される。

ＣＣ１＝“０”の場合、Ｉ１０制御器は、ピン２２を使
用せず、従ってＣＣ１・ＤＤＥ　２結合器は、　ｃｐｖ
制御信号が伝送ゲート８６．８７．インバータ８８．ノ
アゲ−）８５．８９から成るピン２２の方向性ラッチの
状態を決定するのを許容する。（：’ＣＩ＝“１”の場
合、ＣＣＯ制御ビットは、データ方向性ラッチの状態を
決定する。

ノア・ゲー）９０，９１．インバータ９２〜９４及び伝
送ゲート９５から成るピン・データ出力レジスタは、Ｃ
Ｃ１＝“０”の場合ｃｐｖデータを処理し、ＣＣ１・Ｃ
ＣＯに“１”の場合内部的に発生したクロックＴＥＸを
出力する。ＣＣ１・ｃｃｏ＝”１”の場合、ピン２２は
、外部的に発生したクロックを入力し、データ出力レジ
スタは、出力ドライバが三状態（ｔｒｉ−ｓｔａｔｅ　
）にあるから（即ち極めて高インピーダンスにある）。

０差支えない’（ｄｏ％’ｔ　ａαｒ−）状態にある。

データ人力バッフ！９６は、あらゆる動作状態のもとて
ピン２２上の外部信号を入力する。然し、それが実際に
外部クロックの場合即ちＣＣ１・ＣＣ０＝″１”の場合
、それは、モード制御論理によって通過されるのみであ
る。

ボート２のピン２３は、Ｉ／’Ｃ制御器が全２重或いは
半２重受信モードにある場合、直列データを入力するの
に使用される。制御ビットＲＥ＝“１”である限り、ノ
ア・ゲート９８．インバータ９９及び１０６、伝送ゲー
ト９７及び１００から成るピン２３のデータ方向性ラッ
チＤＤＥ　２３は、出力ドライバを三状態モードに保持
する。ＣＰＵは、ＲＥ＝“０″の場合ＪＡＤＥ　２３を
制御する。データ人力バッフ７１０４は、ららゆる条件
のもとてピン２３におりる外部信号を入力する。

ボート２のピン２４は、Ｉ１０制御器が全２重或いは半
２重送信モードにある場合直列データを出力するのに使
用される。ＴＥ＝’１″である限シ、インバータ１０７
．ノア・ゲート１０８及び伝送ゲート１０５から成るピ
ン２４のデータ方向性ラッチは、出力状態に保持され、
直列データＴＤＳ　Ｔは、ノア・ゲー）　１１０．イン
バータ１１３及び１１４．伝送ゲート１１１゜１１２及
び１１５から成るピン２４のデータ出力レジスタに入力
される。ＴＥ＝“０”の場合、ＣＰＵは制御状態にめる
。

クロック 全クロッキング管理装置は第１２図に示されている。速
度・モード制御レジスタ４５（第４図及び第５図）にお
ける４ビツトは、高速クロックＲＴ（第８図Ａの線１１
０によシ発生される）の電圧源及び周波数を決定する。

ＢＴは、５０％デユティ・サイクル・クロックでアフ、
送信データ速度の正確に８倍、受信データ速度の約８倍
である。

送信機クロックは次の通シである。

ＴＳＨデータ速度の２倍のパルス列でアシ、様式化する
フリップ・フロッグＴＤＳＴ￥クロックするのに使用さ
れる。

Ｔθ　　　ビット・カウンタＴＣｆ駆動するビット速度
クロック Ｔｏ％ｔ　　遠隔装置に伝送するのに利用できるデータ
・ビット速度の５０％デユティ・サイクル・クロック 受信機クロックは次の通シである。

ＲＢＥ　　　受信データ・ストリームにおいて２相“１
”ごとに発生される２パルス。このクロックは、ＮＲＺ
様式には存在しない。

ＲＬＧ　　　受信データ・ストリームにおいて２相″０
”ごとに発生される１パルス。ＮＲＺ様式においてＲＬ
ＧはＲθに等しい。

Ｒθ　　　受信データ・ストリームから抽出され、ＲＣ
カウンタ５２．受信シフト・レジスタ６４及びスタート
・ビット・フリップ・クロック６５を駆動する内蔵クロ
ック。

ＲＢＤ■　分離（即ちｄｅｆｏｒｍα１１　）フリップ
・フロップＲＥＤ ＲＢＥ　　　５５を駆動するクロックでｈＦ＞ｓ　Ｒθ
と同一速度でらるがよシ中点ビット（値ｄ−ｂｉｔ　）
に近い。

具備された５個の高速クロックのうち、４個のクロック
はマイコン・タイマ４に分岐され、第５番目のクロック
は外部クロック源から入力されることができる。すべて
のクロックは、５０％デユティ、サイクルを有し、デー
タ速度の８倍である。

タイマの４個のクロックは、ＴＯ、Ｔ３　、　Ｔ６　及
Ｕ　Ｔ８と呼ばれ、夫々、２，１６．１２８及び５１２
で分割されたφ２（ＣＰＵクロック）に一致する。

第８図Ａ乃至第８図Ｊは、本発明の直列１１０（入出力
）論理装置の個々の部分を示す。個々の図面は、第９図
に示された方法で１緒につなぎ合わされ、第１図の単チ
ツプマイコンの完全な直列ｖＯ論理図を構成する。第８
図Ａ乃至第８図Ｊの論理図を与えると、通常の当業技術
渚は、ＭＯ８ＦＥＴ技術（金属酸化物半導体電界効果ト
ランジスタ）のような実在する回路技術によシ本発明の
直列ｖＯ論理を実行することが可能となる。第８図Ａ乃
至第８図Ｊに図示の論理と回路素子との間の内部接続の
詳細な説明は、記述を複雑化するのみである。

然し、第６図の一般ブロック図に関して図示され、説明
された種々の構造は、第８図Ａ乃至第８図Ｊの詳細な論
理図において強調されている。

第８図Ａは、フリップ・フロッグ２０１〜２０４から成
る４ビツトＴＢレジスタである。

第８図Ｂは、フリップ・フロップ２１１〜２１５から成
る７’Ｃ力ウンタ制御論理回路である。

第８図Ｃ及び第８図りは、フリップ・フロップ２２１〜
２２４から成る速度・モード制御レジスタを示す。また
、フリップ・フロップ２５１〜２３８から成る制御状態
レジスタが第８図Ｃ及び第８図りに示されている。

第８図Ｅは、フリップ・フロップ２４１〜２４８から成
る受信データ・レジスタ、及びフリップ・フロップ２５
１〜２５８から成る受信シフト・レジスタ全売す。

第８図Ｆは、フリップ・フロップ２６１〜２６８から成
る送信データ・レジスタ、及びフリツノ。フロツノ２７
１〜２７８から成る送信シフト・レジスタ金示す。

第８図Ｇは、ボート２のｖＯピン２２の結合パッド３２
０及びＶＤＴ）パッド３０３．Ｔ’ｓｓバッド３０４を
示す。ＶＤＩ）及びＷｓｓ信号鉱、第８図Ａ乃至第８図
Ｊに図示の論理全般にわたって必要な時に分配されるこ
とは理解されよう。

第８図Ｈは、ボート２のＩ１０ビン２３の結合パッド６
２１及びいピン２４の結合パッド６２２を示す。

第８図Ｉは、フリップ・フロップ２８１〜２８５カら成
るＲＣカウンタ制御論理を示し、更に、Ｒ８Ｅフリップ
・フロップ１０２を示す。

第８図Ｊは、フリップ・フロップ２９１〜２９８から成
るＲＢレジスタを示す。第８図Ｊは、また、ＳＥＰフリ
ップ・フロッグ１０１．Ｒ８Ｄフリップ・フロッグ１１
１及びＴＤＳＴフリップ・フロップ１１２を示す。

第１０図は、ＲＥＦｉＨ：Ｔ結合パッド３２６及び関連
回路を示し、線３００上にＲＥＳＥＴ信号、線６０１上
にＭＯＤＬ信号、及び線３０２上にＩ’７？ＢＩＡＳを
発生する。

ＲＥＳＥＴ信号は、第８図Ａ乃至第８図Ｊの論理図にお
いて時にはＦＯＲ信号と呼ばれている。

マイコンの他の部分（図示せず）に接続する第８図Ａ乃
至第８図Ｊの線は次に説明される。第８図Ａにおいて、
ＴＭＲ信号は、線４００によル伝送され、信号ＴＯ，Ｔ
６．　Ｔ５．　Ｔ８は、夫々線４０１−４０４によシ本
発明の目的と関係のない目的のためにマイコン・プログ
ラム可能タイマ４（第１図）に伝送される。第８図りに
おいて、割込み制御信号ＩＲＱＳは％１４１０にょシブ
ログラム可能タイマに伝送さレル。ｍＢ図Ｆにおいて、
周辺データ・バ、’、３０（７Ｊ）個々の線は、そのバ
スがデータを直列Ｉ１０論理に送受させるものであるが
、ＰＤＢＯ−ＰＤＢ７と同一である。第８図Ｉにおいて
、線４１５により送られる信号ＰＣ２は、ボート２にお
ける３個のプログラム制御ビットの１つを示し、プログ
ラム制御ビットは、本発明の目的と関係のない方法でマ
イコンの動作モードをプログラムするのに使用される。

また第８図Ｉにおいて、Ｗｉｊ４１６上に信号Ｉ　Ｒ２
Ｈが示されており、その信号は、単にｃＰＵによって発
生される制御信号にすぎない。更に、第８図Ｉにおいて
、Ａｌ−Ａ４と指定されたマイコンの内部アドレス線及
びＲ／Ｗと指定された読出Ｌ７．．ｉｔ　込ミ　　制御
線の幾つかｙ示されている。

第８図は、マイコンの内部動作用に使用されるクロック
信号φ１及びφ２を発生するクロック発生器４２０を概
略的に図示したものである。信号φ１及びφ２は、主ク
ロックＥがら発生され、Ｅとφ１゜φ２との間の関係は
、第１３図に示されている。

好ましい実施例の動作 初期設定及びリセット 直列Ｉ１０制御器は、動作に先だりてマイコンのＲＯＭ
のソフトウェアによりて初期設定されるべきでおる。こ
のシーケンスは、通常次の事項から成る。

（１）　　所望の動作制御ビットを速度・モード制御レ
ジスタ４５に書込むこと。

（２）　　制御状態レジスタ４６において所望の動作制
御ピッｌ−ｉ書込むこと。送信機可能ピッ）（７’Ｅ）
及び受信機可能ピッＩ−（ＲＥ）は、専用動作のために
セット状態にしておかれる。

リセット動作のフローチャートについての第１４図が参
照される。送信データ・レジスタ６７、受信データ・レ
ジスタ３６ｔ−リセットする間、速度・七−ド制御レジ
スタ４５及び制御状態レジスタ４６の両者におけるすべ
ての状態ビット及び制御ビットは、送信データ・レジス
タ６７が空（１ｄｌｅ　）であることを示すようにセッ
トされている制御ピットＴＩ）Ｅ　ｔ−除いてリセット
される。更に、ＴＥレジスタ４０がリセットされ、ＲＥ
レジスタ３１ハストップされ（リセットではない）、ボ
ート２の直列Ｉ１０ビン（Ｐ２２．Ｐ２５及びＰ２４）
は、入力として構成される。外部クロックは、Ｐ２２か
ら利用可能であるが、ＲＢレジスタ６１は、クロックが
この時間中にタイマ４から利用可能ではないからストッ
プされる。

可能な外部クロックの他にまたクロック速度以上の４個
のクロック（φ２の約数）は、リセットの終シにおいて
タイマ４から利用可能となる。

ＭＣＲ＝　０であるから、最高速度クロックＴθ（＝φ
２÷２）がモード論理によ多高速クロックＲ１’として
選択される。Ｒ１’は、ＲＥＳＥＴ中連続的に動作する
ＲＢレジスタ及びＴＢレジスタの両方をクロックする。

ＲＢレジスタへの入力は、ＲＥがセットされるまで“１
”に保持され、他方、　ＴＢレジスタは引続きカウント
する。

ＴＳＨ及びＴθは、ＴＢレジスタから論理的に抽出され
、夫々、様式化するフリップ・フロップＴＤＳＴ１１２
（第８図Ｊ）、送信機ビットカウンタＴＣ（第８図にお
いてＴＣＡ乃至ＴＣＤ　）をクロックするのに使用され
る。第１０番目のＴθクロックごとにＴＳθを発生する
送信機ビット・カウンタ論理によって送信シフト・レジ
スタ・クロックは抑圧される。

リセットの終シにおいて直列２７０制御器は最高速度で
動作している送信機ビット・カウンタによシ低下（ｄｔ
ｒｇｇｎｇデａｔｅ　）モードにて機能していることが
理解される。様式化するフリップ・フロップＴＤＳＴ　
１１２は、適当に構成されていないボート２のピンによ
ｐ２相様式にてトグルする。受信機ＲＥレジスタは、ま
た、最高速度にてクロックされているが“１”によりみ
たされておシ、従って任意状態を保持している非様式化
（ｄａ−／（ｌデ倶αｔｔｉｎｇ）フリップ・フロップ
Ｒ８Ｄ１１１（第８図Ｊ）に対してクロックを発生する
ことはできない。

重要な動作は、速度・モード制御レジスタ４５における
４個の制御ピットの書込みによ多開始する。

これらのビット（ＣＣ１，ＣＣＯ，Ｓｌ、　８０）は、
所望のクロック源及び速度を選択し、データ様式を決定
し、必要なりロック・ピン（Ｐ２２）に配置される。次
に、５個の制御ピットが制卸状態レジスタニ書込まれ、
モード明細を完了する。これらビットの中の２つ（ＴＩ
Ｅ及びＲＩＥ　）は、割込みがマスクされているかど９
かを決定する。他の２ビット（ＲＥ及びＴＥ）は、動作
が半２重（送信中か受信中の何れか）或いは全２重であ
るかどうかを決定する。第５番目のビット（ＷＵ）は、
励起（ｓｎａｋｅ　−ｕｐ　）。

モードに使用され、その励起モードｔよ受信ルｂ作にて
説明されよう。

送信動作 送信動作は、制御状態レジスタ４６におけるＴＢビット
によシ可能とされる。Ｃのビットは、セットされると、
直列送信シフト・レジスタ３８の出力をボート２のピン
２４にゲートシ、ボート２に対してデータ方向レジスタ
値よシも侵先する。

ＲＥＳＥＴに続いで、運夏・モード制御レジスタ４５及
び制御状態レジスタ４６の両者は、所望の動作用に配列
されるべきである。かような手順中にＴＥピッｌ−をセ
ットすると、前文である１″の９ビツト・ストリング全
光づ送ることによって直列出力を開始する。前文に続い
て内部同期が設定され、送信機部分が動作用に準備され
る。

この時点にて２つの場合のうちの１．つが存在するに至
る。

（１）　　若し、送信データ・レジスタ５７が空（ＴＤ
ＲＥ−１）の場合、１の連続ストリングが送られ、あき
線であることを示す。或いは （２）　　若し、データが送信データ・レジスタ５７（
ＴＤＲＥ＝０）に負荷される場合、語は、送信シフト・
レジスタ６８に送られ、データ語の伝送を開始するであ
ろう。

転送それ自身０間には、０スタート・ビットが先づ送ら
れる。次に子トップ、・ビットまで続く８データ・ビッ
ト（Ｄビットによυ開始する）が送られる。送信データ
・１／ジスタ３７が空になった場合、ハードウェアはＴ
ＤＲＥフラグ・ビットをセットする。

若し、マイコンＣＰＵ　１が適当な時間内にフラグ・ビ
ットに応答する動作をやめた場合（送信データ・レジス
タ５７から送信シフト・レジスタに至る次の正常な転送
が発生すべき時には、ＴＤＲＥは今まで通り送られる）
、多くのデータフ工送信データ・レジスタ６７に供給さ
れるまで、多数の１に続いて“スタート”ビット時間に
１（０の代シに）が送られる。ＴＤＲＥが１のま＼を保
持する限ｐＯは送られないであろう。

直列出力が、ピント時間ごとにトグルし、１が送られで
いる場合にｉＪ：　’ｌ／２ｌ／２ピツトトグルするこ
とを除いて、２相モードは前述したように動作する。

半２重送信動作の概要を示す第１５図のフローチャート
を参照する。ＴＥがセットされると、送イム゛ピン２４
は、ＤＤＲ２４’ｉυに保持することによって出力に配
列される。ＴＥがヒツトである限Ｆ）、ＤＤＲ２４及び
ビン２４の両者のＣＰＵ動作は禁止もれる。

ＴＥヲセットすると、また送信ビット・カウンタ（ＴＣ
）ｔ−リヒットから開放する。ＴＣは、Ｔｏクロック速
度においてＴＥ＝１の間絶えずカウントし、状態ビット
ＴＤＥがセットでβる限り９カウントに保持される。伝
送（送信）同期は、ｊ？；Ｅが一９カウントの間にセッ
トされる時に設定される。ＴＤＥ＝　１により発生され
る割込みが使用される場合、新しいデータ語は、送信デ
ータ・レジスタ３７に負荷され、ＴＤＥはリセットされ
る。ＴＤＥをリセットすると、ＴＣがカウントを再開す
るのを許容する。

ＴＳＨ（第８図Ａ）が、スタート・ビットを様式化フリ
ップ・フロップＴＤＳＴ　１１２　（第８図Ｊ）にクロ
ックする時、送信が、ＴＣｌｏ−カウントの中央におい
て開始する。データ語は、１０−カウントの終シにおい
て送信データ・レジスタ３７から送信シフト・レジスタ
６８まで転送される。若し、データが２相様式にて送信
されるようＩｃなっている場合に、ＴＣｌｏ−カウント
の終りにおいて正常に発生したＴＤＳＴトグルは禁止さ
れ、かくして各ＴＣカウンタ状態の中間点において送信
されたデータ・ビット境界を設定する。ＮＲＺ様式にお
いて送信されたビット境界は、またＴＣＣカラり状態の
中間点において設定される。しかし、こ＼には、ＴＤＳ
Ｏが状態を変更した後発生する次のＴＳＩＩクロック、
即ちＴＳθクロック間に発生するＴＳＨクロックの後縁
上の状態を単に変更可能にする制御要素が存在する。

受信動作 受信動作は、速度・モード制御レジスタ４５會先づ配列
し、次いで制御・状態レジスタ４６におけるＲＥビット
に１を書込むことによって受信動作が可能とされる。Ｎ
ＲＺ様式において、受信機は、直ちにデータを受入れる
ように準備される。しかし、２相様式においては、少な
くとも１ビット時間の間に受信機が同期発生を許容する
ようにあき線（ｉｄｌｍ　１ｉｎｅ　）を提供する（！
／！ビット時間にトグルする）ことが必要となる。

受信機のビット間隔は、内部同期用に８パ個の副間隔（
ｓｕｂ　−ｉｎｔ　＃デｖａｌ　）に分割される。標準
的な非２相モードにおいて、受信されたビット・ストリ
ームは、直面する最初の０（スペース）の前縁に同期化
される。

ビット時間ごとの略々中心は、次の１０ピツトの間スト
ローブされる。若し、第１０番目のビットが１（ストツ
ク・ビット）でない場合、フレーミング、誤シが想定さ
れ、　０ＲＦＢがセットされる。ＲＤＲＦは、フレーミ
ング誤シに対してセットされないことに注意すべきであ
る。若し、第１０番目のビットが１の場合には、データ
は受信データ・レジスタ３６に転送され、割込みＲＤＲ
Ｉ’がセットされる。若し、ＲＤＲＦが次の第１０番目
のビット時間においてまだセット状態でおれば、０ＲＦ
Ｂがセットされ、オー　バー　７７　（ｏｖａｒ−ｒｕ
ｎ　）が発生していることを示す。ＣＰＵ　１が、受信
データレジスタ３６ヲ読出すことに続いて制御・状態レ
ジスタ４６ヲ読出すことによフ何れかのフラグ（ＲＤＲ
Ｆ或いは０ＲＦＥ　）に応答する場合、ＲＤＲＦ　（及
び０ＲＦＢ　）がクリヤされるでらろう。

２相モードにおいて、転換間隔が８個の副間隔（ａｓｈ
　−１ｎｔ−デτα１）のうちの６個よシ多いか少ない
かを決定しなければならない。１組の短い間隔は１とし
て定義され、他方長い間隔は０として定義される。若し
、ＲＥが１のストリング中セットされる場合、受信機は
ビットと中間点ビット境界を区別することはできない。

適当なビット同期は、最初長い（０）転換間隔を発生す
る。０に追随した８個の１が受信されるとバイト境界へ
の同期が発生する。

受信の半２重モードにおける動作の概要について第１６
図が参照される。ＲＥがセットされると、受信データビ
ンのＰ２５は、ＤＤＥ２５ｆ“１”に保持することによ
って人力できるように配置される。

ＲＥがセット状態である限シ、ＤＤＲ２５及びｐ２３の
両方のＣＰＵ動作は、禁止される。ＲＥをセットすると
、またＲＢレジスタ３１は入力線上のデータにクロック
を開始することを許容する。残余の受信モードの説明は
、ＮＥＺ動作及び２和動作に分離される。

あき線が０に移行し、スタート・ビットの到着を示す場
合、ＮＲＺ受信動作が開始する。受信機の同期は、スタ
ート・ビットの略々中央においてＲ２Ｈをセットするこ
とによって設定される。ＲＯは、ＲＥがセットでめる限
シ絶えず動作しているＲＢレジスタ３１から論理的に抽
出される。ＲＯは、受信シフト・レジスタ６４及び受信
ビット・カウンタＲＣをクロックする。ＮＲＺ様式にお
いて、分離フリップ・フロップ７？５Ｊ）１１１（第８
図Ｊ）は、単にストップ・ビットを保持するように受信
シフト・レジスタ５４のもう１つのビットとして作用し
、それは、ＲＯよｐ％ビット時間だけ進んでいるＲＢＤ
■ＲＢＥによシクロツクされる。

ＮＲＺ受信において、入力するスタート・ビットは、Ｒ
Ｂレジスタ月の入力で６　、Ｑ　、Ｒ２Ｈ１０２をセッ
トすることによって１フレームを同期させる（第８図Ｉ
）。フレームの次の９ビツトに対して、ＲＥレジスタ５
１は、ＲＯ及びＲＥＤクロックを発生するようにトグル
する。データ・ストリームは、Ｒ８Ｄ１１１．受信シフ
ト・レジスタ３４及びＲ：ＳＴ　２５０にクロックされ
る。若し、フレーミング誤りが存在しない場合、８個の
データ・ビットは受信データ・レジスタ５６に転送され
、ＲＢＦ状態ビットがセットされ、１つの正しい語の受
信を示す。若し、フレーミング誤シが発生した場合、或
いは先のＲＤＦが供給されずリセットされない場合には
、オア（ＯＲ）状態ビットはセットされオーバーランを
示す。Ｒ２Ｈは、ＲＣｌｏ−カウントをリセットする。

２相受信機動作は、少なくとも１個の“１”に先行され
た“０′の受信によシ開始する。受信機の同期ハ、スタ
ート・ビットの略々中央においてＲ８Ｅ１０２をセット
することにより設定される。Ｒ８Ｈ及びＲＬＧは、ＲＢ
レジスタから論理的に抽出され、分Ｓフリップ・フロッ
プＳＥＰ　１旧を制御するのに使用される。分離用論理
は、受信機ビット・カウンタＲＣを駆動する受信機ビッ
ト・クロックＲθを発生する。Ｒ８ＩＩは、２相デ一タ
様式ｆＮＲＺ様式に変換スるＲＥＤフリップ・フロップ
１１１ｆ：クロックする。受信シフト・レジスタ３４及
びＲＤＳＴ　３５上でこの時点から、Ｒ８Ｅ１０２が１
０−カウントの間自動的にリセットされずスタート・ビ
ットの間セットされることを除いて、ＮＲＺ動作モード
におけるように機能する。

全２重動作は、ＲＥ及び１’Ｈの両方をセットすること
によって開始される。送信機の動作は、データ様式及び
速匿を除けば受信機と独立している。

励起動作（１０αｋｇ−ｕｐ　ｏｐｅデａｔｉｏｎ　）
励起能力は、共通線上の無関係のｃｐｖの処理が送信さ
れるメツセージの残部を無視させることによって多重処
理装置の適用にあるＣＰＵの処理能力を増大させようと
するものである。励起の特徴を喚起したいプロセッサは
、励起ピυト（ＷＵ）を制御状態レジスタ４６にセット
する。励起ビットのセットによシ、受信機部分はメツセ
ージの処理を継続し、ＲＤＲＦフラグピットをセットし
ない。これは、プロセッサからメツセージを効果的にマ
スクする。１１個の連続した１を受信すると、受信機部
分は励起ピットをクリヤし、かくして正常なフラグ動作
を可能にする。第６図を参照するに、こ＼では１主（１
ｎａｓｔｙデ）　ＣＰＵ　５００が従（５ｌａｖｅ　）
　ＣＰＵ　５０５とのみ通信している。従ＣＰＵ　５０
３及び５０４は、直列バス５０２上のメツセージを取り
消す（ｉｇｎｏｒｅ　）。

励起動作中送信機プロセッサの仕事全考慮することは重
要である。“メツセージ”は、励起動作にある受信機が
その励起ピッ）ｋクリヤするのに充分な期間、送信線が
メツセージ内でろ＠（ｉｄｈ）に移行しないような方法
で送信文字の記号列（ｓｔｒｉｎｇ）から成るものと考
えられる。励起ビットは、１１個の連続した１のス）Ｉ
Ｊングによってクリヤ（或いはリセット）される。デー
タ及びスト２．プ・ピットの両方が、１１個の１の総数
をカウントすること’に理解することが重要でらる。ソ
フトウェアを供給すると、送信機は、１’ＤＲＥが“１
”に等しいことを検出することによシ送信データ・レジ
スタ３７において次の文字を記憶するであろう。送信線
は、１０ピット時間（１つのスタート・ピット、８個の
データ・ピット、１つのストップ・ピット）ヲシフト・
アウトシてビジィ（ｂｑｃａｙ　）に保たれ、その時に
、若し、送信機が使用されない場合に、線路はあき（ｉ
ｄｌｇ　）に移行するであろう。若し、送信された最後
のバイトがすべて１（ＳＦＦ）であれば、送イを機は、
受信機が１１個の連続した１を見る前にＴＤＲＥフラク
゛に応答するのに全体として１１ピット時間かかる。若
し、データの最上位ピットが０でろれは、送信機のサー
ビス・ルーチンは、励起ピッ）ｋ感動させる前にＴＤＲ
Ｅフラグに応答するのに全体として１３ヒント時間か＼
る。これら２つの場合は、受信機を励起状態に保持する
ために送信機のサービス・ルーチンによりて必要とされ
る最大、最小応答時間を示す。

所定のメツセージの最後の文字が送られた後、次のメツ
セージを始めるまでの必要な時間の間、線路を遊ばせる
こともまた送信機の仕事である。

応答時間があるから、必要な時間はデータいかんで決ま
る。若し、送られた最後のバイトがすべて１でろれば、
送信機は、次のメツセージを始める前に全体として１２
ピット時間待たなければならない（ＴＤＲＥフラグを伝
達した後）。送られた最後のバイトの最上位ピットが０
でおれば、最大待時間が必要でらる。この条件によシ、
送信機は、次のメツセージを始める前に全体として２０
ピット時間待たなければならない。

励起モードを喚起したい受信機サービス・ルーチンは、
それが特定のメツセージ用のアドレスでないことを決定
した後、この決定をする。受信機のルーチンは、次いで
励起ビラトラセットすることによってメツセージの残部
を効果的に取消すであろう。励起ビットは、送信線路が
ろき（１ｄｌｅ　）であればセットできないことを理解
することは重要である。励起ビットのセットによｌ）、
ＲＤＲＦフラグ・ピットは、メツセージの残余中にセッ
トされないでろろう。若し、　ＲＤＲＦフラグ・ピット
がクリヤされると、０ＲＦＥピツトは、また、励起によ
シ禁止される。若し、励起が、ＲＤＲＦフラグ・ピッ）
ｔクリヤすることなく喚起される場合、０ＲＦＢビツト
は、現メ、セージの次の文字の受信によｐセットされよ
う。受信機部分が伝送線上の１１個の連続した１を検出
する場合、励起ビットは、クリヤし、　ＩＩＤＲＦフラ
グ・ピットは次のメツセージの最初の文字の受信によｐ
セットされよう。

種々の動作状態 リセット中、マイコンは、初期状態にセットされ、能動
信号は、チップに電源が印加される限シ動作する単にク
ロックφ１及びφ２にすぎない。リセットの終シにおい
て、タイマ・カラ／りはクロックφ２の立上９端によシ
動作を開始する。一般的に、直列Ｉ１０１００開始は、
２個或いは３個の書込み命令の実行を必要とするが、直
列７１０は、最高のデータ速度において２相様式のリセ
ットになるから、１個の書込み命令のみによシ開始させ
ることは可能でｂる。１６個のデータ・モードが可能で
ある。即ち、２相のそれぞれに対する４個のデータ速度
（第１表参照）　、　ＮＲＺ　（クロックなし）。

ＮＥＩ；、（内部クロック）及びＮＲＺ　（外部クロッ
ク）である。

リセットの終シにおいて、直列Ｉ１０の最初の所望の使
用法が、最高のデータ速度における２相データを受信す
ることになっている場合、このモードは１個の書込み命
令によシ設定されることができる。ＢＥをセットすると
、受信モードを設定、する。

ＥＢレジスタ３１は、ＥＴツクックがスタートするや否
や、′１”による書込みを開始するから、少なくとも１
個の遊び（ｔｔｔｍ　）ビットは、スタート・ビットの
立上り端上でＲＬＧパルスの発生を保証する　。

ようにスタート・ビットを先導しなければならない。若
シ、スタート・ビットが高い値になることがあれば、最
初のＲＬＧを発生する立上シ端は存在しないであろうし
、また同期は設定されないであろう。

若し、ＮＣＲ≦０でないモードが所望されるか或いは現
モードが変更されることになる場合に□は、２個の書込
み命令即ち、速度・モード制御レジスタ４５用の１つと
、制御・状態レジスフ４６用の１つとが実行されなけれ
ばならない。様式及びデータ速度は、前者によシ決定さ
れ、２重及び制御モードは後者によシ決定される。

ＭＣＲ＝１．２及び３０波形は、速度・モード制御レジ
スタがまた書込まれなけれはならないから、ＲＥのセッ
テングが５×φ２倍だけ遅延されることを除外すれば、
ＮＣＲ＝００場合と同様である。

ＮＲＺ動作（ＭＣＲ≧４）の開始は、ＲＥがセットされ
るとすぐリセット後発生することができる。

データ、制御及び２Ｍモードを設定する外に、送信デー
タ・レジスタ３７にデータを書込むことが必要でおる。

できるだけ早く送信を開始することが所望されている場
合、データ語は、送信データ・レジスタ３７に書込まれ
、次いで制御・状態レジスタ４６のビットは、ＴＤＲＥ
　＝０及びＴＥ＝１　に配列されるべきでめる。′制御
・状態レジスタをロードする前に送信データ・レジスタ
をロードすると、データ転送及びデータ送信を直ちに開
始することを許容する。

若し、送信が割込み駆動される場合は、ＴＤＥはセット
のま＼でアシ、割込みサービス・ルーテンは、送信デー
タ・レジスタ３７の書込みを処理する。

直列Ｉ１０は、割込みサービス・ルーチンがその動作を
監視することを許容する。送信機割込みは、ＴＩｇをセ
ットすることによシ可能とされ、受信機割込みは、Ｒ１
１１をセットすることによシ可能々される。

若し、ポーリング動作が所望されている場合には、割込
みは、ＴＩｇ或いはＲＩＥ　、又は両者をリセットする
ことによって禁止される。

第１７図は、第８図Ａ乃至第８図Ｊの詳細な論理図、例
えば第８図Ｊにおいてフリップ・フロップＲＢＡ　−Ｒ
ＥＩｉを実行するのに使用されるよりなりスリップ・フ
ロップの詳細な回路図を示す。

第１８図は、リセット金もったＤフリップ・フロップ、
例えば、第８図Ａにおいてフリ、プ・フロップＴＥＡ　
−ＴＢＤを実行するのに使用されるようなりフリップ・
フロップに対応する詳細な回路図を示す。

第１９図は、セット及びリセットを有し、例えば、フリ
ップ・フロッグＴＳＥ　４２７　（第８図Ｂ）及びＲＤ
Ｆ２３５（第８図Ｄ）を実行するのに使用されるような
結合されたラッチに対応する詳細な回路図を示す。

第２０図は、Ｓ、Ｒ入力を有する結合ラッチ、例えば、
第８図Ｉのスリップ・フロップＲ；ＳＥ　１０２を実行
するのに使用されるような−ラッチに対応する詳細な回
路図を示す。

第２１図は、リセットを有し、例えは７、第８図Ｅノフ
リップ・フロックＲＢＯ−ＲＥ７を実行するのに使用さ
れるラッチに対応する詳細な回路図を示す。

第２２図は、フォロワー・ラッチ例えば、第８図りにお
けるラッチＲＦＥ、　ＴＦＦ及びＯＲＦを実行するのに
使用されるラッチに対応する詳細な回路図を示す。

第８図Ａ乃至第８図Ｊ、第１０図及び第１１図に図示さ
れた直列Ｉ１０通信論理の動作は、次の論理式によって
盟約されよう。

Ｊｉ−Ｔｎ　貝二！ ＢＰ　＝　ＣＣ１・ＣＣＯ Ｒ８ＥＢ　＝　ＥＰ−ＲＥＤ−ＲＢＥ−Ｐ２５　＋　Ｂ
Ｐ”ＬＧＲ８Ｆ；−−Ｒｅ ５ＥＰ（）　＝　５ＥＰ ＳＥＰＲ＝　ＲＬＧ ＳＥ：Ｐｒ；　＝　ＲＢＥ Ｒθ＝　ＲＬＧ　＋Ｒ８Ｈ−５ＥＰ ＲＸＦＲ＊＝　ＲＢＥ　−ＲＣＤ　−ＲＣＥ　−Ｒ８Ｄ
　−ＲｅＲＸＦＲ＝　ＲＸＦＲ＊・０１ ＸＦＲ＝　ＲＸＦＲ−ＲＤＦ ＲＴ＝　　（ＣＣ１＋ＣＣ０）・（Ｓｌ・ＳＯ・ＴＯ−
１−８１・ＳＯ・Ｔ５＋Ｓ１・ＳＯ・Ｔ６＋Ｓ１・ＳＯ
・Ｔ８）十ｃｃ１・ＣＣ０−Ｐ２２ＴＳＥｓ＝　ＴＣＤ
　・１’（Ｅ−１’θ１’５ＥＲ＝　ＴＥ ＴＳＥ−＝　Ｔ。

ＴＳＨ＝　ＴＢＣ−ＴＢＤ　＋　ＴＢＣ−ＴＢＤＴθ　
＝　ＴＢＣ−ＴＥＤ ＴＳθ＝Ｔθ・（ＴＣＡ＋　ＴＣＥ） ＴＸＦＲ＊＝　ＴＳＥ・ＴＣＡ−賃ｔ−ＴθＴＸＦＲ＝
　１’ＸＦＲ＊・ロー 制御状態レジスタ ５ＶＵｙｙＢ　＝　ＰＤＢ　Ｏ・ＷＳＲ−Ｒｏｓｅ　を
肪−＝ＷＳＲ−Ｒθ ＷＵＨ＝　Ｒ８１＋　ＲＥ ＲＤＦｗＢ　＝　ＲＸＦ７？−Ｒｅｓ　ｇ　ｔ　−ＷＵ
ＲＤＦＨ二ＲＦＦ　−ＲＲＤ ＲＤＦｃ＝　ＲＸＦＥ ＲＦＦｗＢ　＝　ＲＤＦ−ＥＳＲ ＲＦＦＢ　＝　ＲＤＦ ＴＤＥｗＲ＝　ＴＸＦＲ−１−Ｒｅ５ｅｔＴＤＥＲ＝　
ＴＦＦ−ＷＴＤ ＴＦＦｗＲ＝　ＴＤＦニーＲ８Ｒ ＴＦＦ　Ｒ＝　Ｔ　ＤＢ　＋　Ｒｅ　ｓ　ｇ　ｔＯＲＲ
＝　０ＲＦ−ＲＲＤ ＯＲＦｙＢ　＝　０Ｒ−ＥＳＲ ＯＲＦＲ＝　ＯＲ ８ＯＲ３Ｃ１１ｎ　ＰＤＢ、　・Ｗ：ＥＲ−Ｒ１１ｓｓ
ｔ　　　　１≦ｎ≦４ＴＥ　　＝　　５ＣＲ１ ＴＩＥ　　＝　５ＣＲ２ ＲＥ　　＝　　ＳＣＲ３ ＲＩＭ：　＝　５ＣＲ４ 速度・モード制御レジスタ ＭＣＲｎｗＲ＝　ＰＤＥ、　・ＷＭＲ−Ｒｅｓｅｔ　　
　Ｏ≦ｎ≦６ＳＯ＝ＭＣＲＯ ８１＝ＭＣＲ１ ＣＣＯ＝ＭＣＲ２ ＣＣ１＝ＭＣＲ５ ＭＣＲｎｃ″″ＷＭＲ 受信データ・レジスタ ＲＤＩＩ　　　−ＸＦＲ−ＲＤＳ　　　　　Ｏ≦ｎ≦７
”ＷＲｎ ＴＤＲ＝ＰＤＢｔＬ−Ｗ’ｌ’Ｄ　　　　　Ｏ≦７≦７
ＶＲ ＲＢし／スタ ＲＥＢＤ”　ＲＢＡ ＲＢＤＤ＝　ＲＢＥ ＲＢＤｚ）二ＲＥＣ ＲＢＥＤ＝ＲＢＤ ＲＢＦＤ−ＲＢＥ ＲＢＧＩ）二ＲＢＦ ＲＥＩＩＤ＝　ＲＢＣ ＲＢＡに＝ＲＢＢｃ＝ＲＢＣＣ＝ＲＢＤに　＝ＲＢＨＣ
＝ＲＥＦＣ＝ＲＢＧＣ＝ＲＢＨｃ＝ＲＴＴＢレジスタ ＴＢＡＯ＝　ＴＢＤ ＴＥＥＤ＝　ＴＥＡ ＴＥＣＤ＝　ＴＢＢ ＴＥＤＤ＝　ＴＢＣ ＴＢＡＢ　＝　ＴＢＢＢ　＝　ＲＢＣＢ　＝　ＴＤＥＢ
　＝　Ｒｅ５ｅｔＴＢＡｃ＝　ＴＢＢｃ＝　ＴＢＣｃ＝
　ＴＢＤｃ＝　ＲＴＲＣカウンタ ＲＣＡＤ＝　Ｒ８Ａ’−ＲＣＥ： ＲＣＢＯ＝　ＲＣＡ ＲＣＣＤ＝　ＲＣＥ ＲＣＤＤ＝　ＲＣＣ ＲＣＥＤ＝　ＲＣＤ ＲＣＡＢ　”’　ＲＣＢＨ＝　ＲＣＣＲ＝　ＲＣＤＢ　
＝　ＲＣＥＢ　＝　ＲＥ　ＢＲＣＡｃ＝　ＲＣＢに　＝
　ＲＣＣｃ＝　ＲＣＤに　＝　ＲＯＥＣ＝　ＲθＴＣカ
ウンタ ＴＣＡＤ＝　ＴＣＥ ＴＣＢＤ＝　ＴＣＡ ’ｌ’ｃｃ１）　＝　ＴＣＢ ＴＣＤＤ＝　ＴＣＣ ＴＣＥＢ　＝　ＴＣＤ＋　ＴＣＥ−ＴＤＥＴＣＡＨ＝　
ＴＣＢＨ＝ＴＣＣＲ＝ＴＣＤＨ＝ＲＣＥＢ＝ＴＥＴ　Ｃ
Ａｃ＝　Ｔ　ＣＢＣ＝　１’ＣＣｃ＝　ＴＣＤに　＝　
ＴＣＥｃ＝　７’　ｔｌ受信シフトレジスタ Ｒ８ＤＤ＝　ＢＰ−８ＥＰ　＋　ＥＰ−Ｐ　２５Ｒ８Ｄ
Ｒ＝　ＢＰ　−ＬＧ Ｒ８Ｄｃ＝　ＢＰ−Ｒ８Ｈ＋　ＢＰ　・（ＲＢＤ■ＲＢ
Ｅ　）ＲＤＳ　７　ｚ）　＝　ＲＥＤ ＲＤＳ１Ｄ＝ＲＤＳ（ｒＬ＋１）Ｏ≦ｎ≦６ＲＤＳ　　
＝Ｒθ　　　　　　　　Ｏ≦ｎ≦７％ｃ ＲＤＳＴ（）　＝　ＲＤＳ　０ ＲＤＳＴｃ＝　Ｒｅ ＴＤＳＴＤ＝″１゛′ ＴＤＳ７ｙＢ　＝　ＴＸＦＲ−ＴＤＲ７ＴＤＳｔＬ＝　
ＴＤＳ　（％＋１）　　　　　　Ｏ≦外外感６ ＤＳ、、、　＝　ＴＸＦＲ−ＴＤＲ２ＳＱ≦３≦６ＴＤ
ＳＯδ＝ＴＳθ−ＴＸＦＲＯ≦ｎ≦７ＴＤＳ　　　＝Ｔ
Ｓθ　　　　　　　　　　　Ｏ≦５≦７ｃ ＴＤＳＴＤ＝　ＢＩ”Ｔθ・ＴＳＥ・（（ｒｃＡ＋　ｒ
ｃＥ）・ＴＤＳＯ〕■ＴＤＳＴ〕→−ＢＰ・〔ＴＳＥ＋
（ＴＣＡ＋ＴＣＥ）・ＴＤＳＯ）ＴＤＳＴｃ＝　ＴＳＨ 出力信号 ＴＥＸ　＝　ＴＢＤ ＩＲＱＳ　＝　ＲＩＥ・（ＲＤＦ　＋　ＯＲ）　十ＴＩ
Ｅ　−ＴＤＥＰＤＢ、　＝　Ｒ，ＡＶ・（ＲＤＲｎ−Ｒ
ＤＲ＋　ＳＣＲ，・５ＣＲ）　　　Ｏ≦ｎ≦７ｐ０２２
　＝＝　ｐＤＢ２・Ｗ２Ｏ３・ＣＣ１＋ＴＥＸ−ＣＣ１
・ＣＣ０ＰＯ２３＝　ＰＤＢ３・Ｗ１０２ ＰＯ２４＝　ＰＤＢ４・Ｗ２Ｏ３・ＴＥ　＋　ＴＤＳＴ
　−ＴｍＦ３　　＝　ＤＤＲ２・ＩＮ２　　＋　ＤＤＲ
２・Ｆ　０２．　　　　　Ｏ≦ｎ≦４％　　　　　　　
　　　　　　　　　　ｍｌＮ２ＴＬ＝ｄａｔａ　（ピン
における）　　　　Ｏ≦ｎ≦４データ方向レジスタ ＤＤＲ２５＝　ＰＤＢ３’　ＤＤＲ２＋　ＲＥ　＋　Ｒ
ｅ５ｅｔＤＤＩビ２４　＝　ＰＤＢ４・ＤＤＲ２・ＴＥ
＋Ｒａ５ａｔアドレス ５− １）；Ｓ　＝　ＶＭＡ・−ｌ’ｒａｎ ｎ　＝　５ ＳＩＯ−ＰＳ−Ａ４・Ａ６・Ａ２ Ｆ１２　＝　ＰＳ　−Ａ４・Ａ３・Ａ２ＡＩＣＢ　＝　
８１０−　Ａｉ・／ＩＯＷＭＲ＝　Ｒ／Ｗ−ＭＣＲ・０
２ ＳＣＲ＝　ＳＩＯ−Ａ１・ＡＱ Ｒ８Ｒ＝ｈ官・ＳＣＲ・０゜ ＷＳＲ＝　Ｒ／Ｗ−ＳＣＲ・０２ ＲＤＲ＝　８１０−　Ａ４　・ＡＯ ＲＲＤ　＝ル實・ＲＤＲ・０２ ＴＤＲ＝ＳＩＯ−Ａ１・Ａ。

ＷＴＤ　＝肩・ＴＤＲ・０２ ＤＩ）Ｒ１＝Ｅ／Ｗ・ノ’１２−Ａｌ’ＡＱＲＩ０２　
＝　Ｒ／Ｗ　・７’１２　・Ａ１　・Ａ。

ＷＩ０２−形’Ｗ−Ｐ１２・Ａ１・ＡＯこ＼に開示され
た発明は、種々の方法で変更され、特に詳述し、前述し
た以外に多くの実施例を想定できることは、画業技術者
に明らかでめる。

従って、本発明の精神と範囲を逸脱しない本発明のすべ
ての変形を包含することは添付特許請求の範囲により意
図されている。

第　　２　　表 データリンク配列

【図面の簡単な説明】

紀１図は、本発明を具体化した単チップ・マイクロコン
ピュータのブロック図である。 第２図は、本発明を具体化した単チップ・マイクロコン
ピータの出力ビン（ｐｉｎ−ｏｕｔ　）の配置を示す。 第３図は、本発明を具体化した直列入出力通信論理装置
の一般的ブロック図を示す。 第４図は、本発明を具体化した直列入出力装置の詳細な
ブロック図を示す。 第５図は、直列入出力論理装置のソフトウェア−アドレ
ス可能レジスタを示す。 第６図は、本発明の。一実施例を説明する多重処理装置
構造を示す。 第７図Ａは、ＮＲＺ−符号化データを示す。 第７図Ｂは、２相−符号化データを示す。 第８図Ａ乃至第８図Ｊは、本発明の直列入出力通信論理
装置用の詳細な論理構成を示す。 第９図は、第８図Ａ−第８図Ｊの個々の図面の内部接続
配置を示す。 第１０図は、第８図Ａ〜第８図Ｊに図示の論理回路内に
て利用される信号を発生する付加的の詳細な論理図を示
す。 第１１図は、主クロツク人力Ｅからマイクロコンビュー
ク内部クロックφ１．φ２の発生を概略的に示す。 第１２図は、本発明の好ましい実施例においてクロック
配置を説明するブロック図である。 帛１５図は、内部クロックφ１．φ２と主クロックＥと
の関係を図示したものである。 第１４図は、直列通信論理装置のリセット動作のフロー
・チャートを示す。 第１５図は、半多重送信モードで動作する直列入出力通
信論理装置のフロー・チャート全売す。 第１６図は、半多重受信モードで動作する直列入出力通
信論理装置のフロー・チャートを示す。 第１７図乃至第２２図は、第８図Ａ−第８図Ｊの論理回
路に利用されるフリップ・フロップ及びラッチ回路の詳
細な回路図を示す。 第１図において、 １１、１２．１３及び１４は夫々ポート１，２．３及び
４．２６はｃｐｖ　。 ２．６はＲｍ　、　ＲＯＭ　。 ４はタイマ、 ５は直列ｌ１０ ６はマルチブレフサ。 特許出願人　モトローラ・インコーボレーテッド復代理
人弁理士　玉　蟲　久五部 １４向のｊ’ｎ’ａ’＜自Ｌ：にＬΣ更なし）コ＝：１
３ ７　　　６　　　５　　　４３２１０ ＋ＩｒＸ丁　ｃＬＫ　　ＸＮ／ＩＮＴ　　ｃＬｋ　０Ｌ
ＩＴ：＝ゴ・５ ０１００１１０１ ２犯様式 ％式％ ニ＝７．ＥＺｆ’ ヱ＝７ｉ各 手続補正書 昭和５８年１０月−７８日 特許庁長官　若杉和夫　殿 １、事件の表示 昭和５８年特許願第１３８６４３号 ２、発明の名称 マイクロコンピュータ ３、補正をする者 事件との関係　　特許出願人 住所　　アメリカ合衆国イリノイ州６０１９６．シャン
バーブ。 イー・アルゴンフィン・ロード、　　１３０３番名称　
　モトローラ・インコーボレーテソド代表者　ビンセン
ト・ジェイ・ラウナー４復代理人 ６、補正の対象　明細書第４頁乃至第７８頁及び図面（
浄書。 内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 １、　プロセッサ及びそこに結合されたデータバス、直
   列Ｉ１０線上で受信された直列情報をデータバスを経由
   してプロセッサに選択的に結合させる直列通信制御回路
   、を具えるマイクロコンピュータにおいて、前記通信制
   御回路は、 前記データバスを経由して前記プロセッサに結合され、
   前記直列通信回路を可能にする第１制御信号の受信に応
   答し、前記データバスを経て前記プロセッサに与えられ
   る所定の第１２進論竺状態を記憶し、前記直列通信回路
   を禁止する第２制御信号の受信に応答し所定の第２２進
   論理状態を記憶する記憶手段、 前記データバスと前記直列１／Ｄ線との間に結合され、
   前記直列１／Ｑ線上の直列情報を受信し、前記記憶手段
   が前記所定の第１２進論理状態を受信する時のみ前記受
   信した直列情報を前記データバスに結合させる受信機手
   段。 前記受信機手段及び前記記憶手段に結合され、前記受信
   機手段が前記直列１１０線上の所定の直列情報を受信し
   たことに応動して前記第２制御信号を前記記憶手段に印
   加する制御手段、を具え、それにより、前記プロセッサ
   は、前記記憶手段の前記第１論理状態を選択的に記憶し
   、前記データバスからの直列情報を減結合させることを
   特徴とするマイクロコンピュータ。 ２、＠記受信機手段によりデータバスに結合された直列
   情報゛のアドレス部分、即ちプロセッサに割当てられた
   独特のアドレスと整合しないアドレス部分の決定に応答
   し、プロセッサは、前記データバスを経て前記第１劃御
   信号を侍える前記特許請求の範囲＠１項記載のブイクロ
   コンピユータ。 ６、　前記受信機手段は、前記直列Ｉ１０線を経て前記
   直列情報を受信し、前記受信した情報を前記データバス
   に並列に結合される、前記特許請求の範囲第１項記載の
   マイクロコンピュータ。