JPH02259947A - ディジタル・データ処理システムにおける多次元列のアドレス指定のための仮想メモリー管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ・システムの分野に関し、特に
仮想メモリー管理支援を行なうコンピュータ・、システ
ムに関する。

〔従来の技術〕

典型的なコンピュータ・システムは、３つの基本的な要
素、即ちプロセッサと、メモリーと、入出カシステムを
含む。メモリーは、多数のアドレス指定可能な記憶場所
にデータおよびデータの処理のための命令を含む情報を
格納する。プロセッサは、情報の伝送あるいは取出しを
可能にし、命令またはデータのいずれかとして人力する
情報を解釈し、また命令に従ってデータを処理する。プ
ロセッサは、次に、処理されたデータを格納のためメモ
リーにおけるアドレス指定された場所へ転送する。

人出カシステムもまた、コンピュータ・システムへ情報
を転送し、かつ例えばオペレータに対する印刷または表
示のためこのシステムから処理されたデータを取得する
ために、メモリーおよびプロセッサと通信する。人出カ
システムを構成する装置は、通常はプロセッサにより提
供される制御情報に従って作動する。制御情報は、入出
力装置により行なわれるべき動作を定義する。入出カシ
ステムを構成する典型的な装置は、例えば、プリンタ、
ビデオ表示端末およびディスクおよびテープ記憶装置の
如き二次情報記憶装置を含む。

多くのコンピュータ・システムにおいては、プログラマ
が物理的メモリー量即ち実際にシステム内に含まれる物
理的にアドレス指定可能な記憶場所の数について、ある
いはシステムが同時に処理することができる他のプログ
ラムについて関連する必要なくプログラムを書くことを
可能にする仮想メモリー装置が提供されている。

仮想メモリー装置は、実際のシステムに含まれ得る物理
的メモリー量より何倍も大きなものであり得るプログラ
ムおよびデータの生成することをプログラマに許容する
。

仮想メモリー装置を提供する典型的なコンピュータ・シ
ステムにおいては、コンピュータは各プログラムを１つ
のプロセスの文誠において各プログラムを実行し、各プ
ロセスは関連する仮想アドレス空間を有する。この仮想
アドレス空間は更に、それぞれ１つの仮想アドレスによ
り識別される複数のアドレス指定可能な仮想記憶場所を
有する。各プロセスの仮想アドレス空間は等しい大きさ
のページに分割され、コンピュータのメモリーの物理的
アドレス空間は等しい大きさのブロックに分割され、１
つのブロックにおける記憶場所の数は仮想アドレス空間
の１つのページにおけるアドレス指定可能な場所の数と
対応している。通常、あるプロセスの仮想アドレス空間
におけるプログラムの命令およびデータを保有する情報
の大部分を含むページは、二次記憶装置に保持され、オ
ペレーティング・システム・プログラムの制御下でこの
物理的メモリーにおけるブロックへ必要に応じて転送さ
れる。

典型的には、情報がメモリーと二次記憶装置との間に転
送される時、転送される情ｆ６１ｆｆｉは、情報がメモ
リーに転送される時整数個のブロックを充填するもの、
即ち二次記憶装置に格納するため情報がメモリーから転
送される時整数個のブロック内にあるものと対応する。

１つのページが二次記憶装置からコンピュータの物理的
メモリーへ転送される時、このページは物理的メモリー
におけるいずれかのブロックに格納することができる。

１つのプログラムの処理中、プロセッサが取出し操作あ
るいは記憶操作のいずれかにおいて情報の１つの項目を
転送する必要がある時、プログラムは、プロセッサ内に
通常保持されるオペレーティング・システム・プログラ
ムおよび（または）ハードウェアが変換して情報の項目
のメモリーにおけるアドレスを提供する仮想アドレス空
間内の１つのアドレスを提供する。典型的には、仮想ア
ドレスは２つの部分、即ち仮想アドレス空間における１
つのページを識別する仮想ページ識別子と、このページ
内での所要の情報を含む仮想記憶場所への移動を識別し
あるいはデータが格納されるべきオフセットに分割され
ている。変換中、この仮想ページ識別子を用いて物理的
メモリーにおけるブロックを識別し、仮想アドレスにお
けるオフセットを用いて物理的メモリーにおけるブロッ
クへのオフセットを識別して情報が取出されるかるいは
情報が格納されるべき記憶場所を識別する。

〔発明の要約〕

本発明は、可変サイズの多次元データ列と関連して使用
されるコンピュータ・システムのための新しい改善され
た仮想メモリー管理装置および方法を提供するものであ
る。

要約すれば、この仮想メモリー管理装置は、仮想アドレ
スをメモリーのアクセスの際使用される物理アドレスに
変換する。１つの仮想アドレス変換部分は、１つのプロ
セスからの仮想アドレスに応答して、列中のサブ列を識
別するサブ列識別子と、前記サブ列における仮想記憶場
所を識別するサブ列仮想オフセットとを含む列の仮想ア
ドレスを形成する。物理アドレスの変換部分は、列の仮
想アドレスに応答して、メモリーのアクセスの際使用さ
れる物理アドレスを形成する。

本発明による方法は、プロセスの仮想アドレスに応答し
て、面配列におけるサブ列を識別するサブ列識別子と、
サブ列における仮想記憶場所を識別するサブ列仮想オフ
セットとを含む列の仮想アドレスを形成するステップを
含む。

次に続く物理アドレス変換ステップの間、物理アドレス
は、列の仮想アドレスに応答して、メモリーのアクセス
の際使用されるため形成される。

本発明は、頭書の特許請求の範囲において特定的に指摘
される。本発明の上記および他の利点については、添付
図面に関して以降の記述を参照することにより更によく
理解することができよう。

〔実施例〕

図面において、本発明による仮想メモリー管理装置は、
多次元のデータ列におけるデータの１つの項目のプロセ
スの仮想アドレスｌＯをコンピュータ・システム（図示
せず）における物理メモリーのアドレス指定の際使用さ
れる物理アドレス１１へ変換する２ステツプの変換プロ
セスを提供する。本装置においては、第１の変換ステッ
プにおいては、プロセスの仮想アドレスｌＯが列の仮想
アドレス１２へ変換され、また第２の変換ステップにお
いては、列の仮想アドレスが物理アドレス１１へ変換さ
れる。

本発明によれば、Ｎ次元（「Ｎ」は整数）を有する列は
、各々もまたＮ次元を有する複数の等しいサイズのサブ
列に分割される。第１図に示されるように、列における
データの各項目は、多くのフィールドを含むプロセス仮
想アドレス１０によって識別される。特に、列仮想アド
レス１０は、各々が各次元に沿った列のデータ項目の変
位ＡＶ、（ｒｋ」は１とＮとの間の整数）を含む複数の
変位フィールド！３　（１）乃至１３　（Ｎ　）を含む
。各変位フィールド１３　（ｋ　）は更に、２つのフィ
ールド、即ち、変位フィールド１３（ｋ）の高次の部分
１　ｋｌｌからなるサブ列識別フィールド＋５　（ｋ　
）と、変位フィールド１３　（ｋ　）の低次の部分１　
ｋｏからなるサブ列オフセットフィールド＋６　（ｋ　
）とを含む。サブ列識別フィールド１５（ｋ）は、デー
タ項目を含むサブ列に対する特定の次元ｒＪに沿ったサ
ブ列数に関する変位を識別し、各サブ列オフセット・フ
ィールド１６　（ｋ　）は、これまたサブ列内の特定の
次元「ｋ」に沿って、プロセス仮想アドレスｌＯにより
識別されるデータ項目に対する仮想アドレス指定可能な
場所の数に関して変位を識別する。

更に、プロセス仮想アドレスｌＯは更に０列の基底ポイ
ンタ・フィールド１４を含み、その内容がプロセス仮想
アドレスによりアドレス指定されるデータ項目を含む列
の仮想アドレス空間において基底の見出しを助ける。更
に、もしプロセス仮想アドレス１０の全ての変位フィー
ルドの内容が０であるならば、プロセス仮想アドレスｌ
Ｏが列の基底の仮想アドレス空間における場所を指示す
る。

従って、列仮想アドレスｌＯ全体がフィールド１４にお
ける基底ポインタを含み、これが列の基底アドレス、即
ち列における第１のデータ項目の場所および各次元に沿
った変位を指示し、各変位は、項目を含むサブ列を識別
する高次の部分と、仮想アドレスにより識別される特定
のデータ項目へのサブ列における変位を識別する低次の
部分とを含む。

仮想メモリー管理装置における第１の仮想アドレスの変
換ステップ中、プロセス仮想アドレス１０が列仮想アド
レス１２へ変換される。

この列仮想アドレスＩ２は、列の基底アドレス・ポイン
タ・フィールド２０、サブ列ポインタ・フィールド２１
およびサブ列オフセット・フィールド２２を含む３つの
主フィールドを含む。列の基底アドレス・ポインタ・フ
ィールドは、プロセス仮想アドレスｌＯのフィールド１
４からコピーされた列の基底アドレス・ポインタを含む
。サブ列ポインタ・フィールド２１は、プロセス基底ア
ドレス１０により識別されるデータ項目を含む列のサブ
列を識別するポインタ値を含む。最後に、サブ列オフセ
ット・フィールド２２は、サブ列におけるデータ項目を
識別するオフセット値を含む。

特に、列仮想アドレス１２におけるサブ列ポインタ・フ
ィールド２１は、各々がプロセス仮想アドレスＩＯにお
ける対応するサブ列識別フィールド１５（ｋ）からとっ
た高次の部分１ｋＨと対応する値を含む複数のサブ列識
別フィールド２３（ｋ）（「ｋ」は１乃至Ｎの整数）を
含む。このため、サブ列ポインタ・フィールド２１から
なるサブ列識別フィールド２３　（ｋ　）の集まりが、
プロセス仮想アドレス１０により識別されるデータ項目
を含むサブ列を指示する。同様に、サブ列オフセット・
フィールド２２は、各々がプロセス仮想アドレス１０に
おける対応するサブ列オフセット・フィールド１６　（
ｋ　）からとった低次部分１ｋＯと対応する値を含む複
数のデータ項目オフセット・フィールド２４（ｋ）を含
む。このように、データ項目オフセット・フィールド２
４　（ｋ　）の集まりが、プロセス仮想アドレスｌＯに
より識別されるサブ列ポインタ・フィールド２１で指示
されるサブ列におけるデータ項目を指示する。

列仮想アドレス１２は、次元マツプ３１の制御下でスワ
ツピング／組合せ装置３０により形成され、これは更に
次元マツプ・ポインタ３５の制御下でプロセス仮想アド
レスｌＯを与えらられる。このスワツピング／組合せ装
置３０は、全ての変位フィールド１３　（ｋ　）の内容
を受取り、また次元情報Ｓｋの制御下で、種々の変位フ
ィールド１：Ｉ　（ｋ　）の内容を順序付けをし直して
列仮想アドレス１２にサブ列ポインタ・フィールド２１
およびサブ列オフセット・フィールド２２を生じる。次
元マツプ３１は、次元マツプ・ポインタ３５を用いて多
次元列の対応するｒｋ番目」の次元に沿って大きさを識
別し、またこれによりプロセス仮想アドレス１０におけ
る対応する変位フィールド１３　（ｋ　）の大きさを識
別する次元の情報Ｓｋを選択する。更に、次元情報Ｓ−
は、各サブ列の対応する「ｋ番目Ｊの次元に沿って大き
さを識別し、このため対応するサブ列オフセット・フィ
ールド１６（ｋ）の大きさを識別する。

次元マツプ・ポインタ３５を用いて、１つのプロセスを
規定する仮想アドレス空間に格納することができる複数
の列におけるプロセス仮想アドレス１０によりアドレス
指定されるデータ項目を保有する特定の列を識別する。

第４Ａ図に関して以下に記述する如き一実施態様におい
ては５次元マツプ・ポインタ３５は、列基底アドレス・
ポインタ１４と、少なくともサブ列識別フィールド１５
（Ｎ）の高次部分Ｉ　ＮＨの部分と、を含むプロセス仮
想アドレスの高次の部分に対応している。

スワツピング／組合せ装置３０は、ｒｋ番目」の次元に
対する次元情報Ｓｋを使用して、１つには変位フィール
ド１３（ｋ）間の列仮想アドレス１０における分離点を
識別して全ての変位フィールド１３（ｋ）の識別を容易
にし、また２つには各変位フィールド１３　（ｋ　）に
おけるサブ列識別フィールド１５　（ｋ　）とサブ列オ
フセット・フィールド１６　（ｋ　）との間の分離点を
識別してそれらの識別を容易にする。プロセス仮想アド
レスｌＯにおいてサブ列識別フィールド１５　（ｋ　）
およびサブ列オフセット・フィールド１６　（ｋ　）を
識別した後、スワツピング／組合せ装置３０は、列仮想
アドレス１２のサブ列ポインタ・フィールド２１および
サブ列オフセット・フィールド２２に対する値を生じる
ようにフィールド１５　（ｋ　）および１Ｂ　（ｋ　）
の内容の再整合を生成することができる。列仮想アドレ
ス１２を完成するため、プロセス仮想アドレス１０にお
ける列の基底アドレス・ポインタ・フィールド１４の内
容を列仮想アドレス１２の対応するフィールド２０にコ
ピーする。

次元マツプ３１の一実施態様の構造が第２図に詳細に示
される。第２図においては、次元マツプ３１は、次元マ
ツプ・ポインタ３５０種々の値により識別される（全体
的に参照番号３２により識別される）１つ以上のエント
リ３２　（Ａ　）乃至３２（Ｍ）を含む。各エントリは
、列における次元数を識別する次元数フィールド３３と
、次元情報フィールド３４　（１）乃至３４　（Ｎ　）
とを含む複数のフィールドを含み、各フィールド３４（
ｋ）は列の「ｋ番目」の次元と関連する次元情報Ｓ。

を含んでいる。異なる列が異なる次元数を持つため、エ
ントリ３２は次元マツプ３１における異なる数の次元情
報フィールド３４（ｋ）を持ち得ることが明らかであろ
う。

ある特定の実施態様においては、前記次元マツプ３１が
予め定めた最大次元数を許容するように与えることがで
きることが判るであろう。

この場合、次元マツプ３１は、次元数を識別するフィー
ルド３３を持つ必要はない。その代り、この次元マツプ
は、予め定めた最大次元数と対応する固定数の次元情報
フィールド３４　（ｋ　）を持つエントリ３２を持ち得
、またもし特定の列がより小さな次元を持つならば、エ
ントリ３２は従って特定の列における次元数と対応する
フィールド３４においてのみ「０」でない値を有するこ
とになる。

再び第１図において、特定の列と関連して使用されるべ
き次元マツプにおける・特定のエントリ３２は、列仮想
アドレスｌＯと共に与えられる次元マツプ・ポインタ３
５によって識別される。

あるいはまた、この次元マツプ３１は、エントリ３２毎
に、この列に対する列基底アドレス・ポインタと対応す
る値を含むフィールド（図示せず）を含み得、また次い
でプロセス仮想アドレス１０の変換の際使用される次元
マツプ３Ｌにおける適正なエントリ３２を選択するため
、連想的な探索を行なうこともできる。

上記のように、次元マツプ３１は、各サブ列の対応する
「ｋ番目」の次元に沿って大きさを識別する次元情報Ｓ
ｋを提供する。もしサブ列の種々の次元に沿った大きさ
がコンピュータ・システム（図示せず）により処理でき
る異なるデータ列中で変化しなければ、航記スワツピン
グ／組合せ装置が、次元マツプ３１からの情報を必要と
することなく各変位フィールド１３　（ｋ　）における
サブ列識別フィールド１５（ｋ）とサブ列オフセット・
フィールド１６　（ｋ　）との間の分離点を判定するこ
とができる。

列仮想アドレス１２が生成された後、変換プロセスにお
ける第２のステップが行なわれるが、これにおいては、
列仮想アドレス１２が物理アドレス１１に変換される。

この操作において、列仮想アドレスＩ２が２つの部分、
即ち仮想ページ番号ＶＰＮとして使用される高次の部分
と、仮想ページ・オフセットｖＰｏとして使用される低
次の部分とに分割される。この仮想ページ番号のＶＰＮ
は、列を含むプロセスの列仮想アドレス空間における仮
想ページを識別し、また仮想ページ・オフセットＶＰＯ
は、プロセス仮想アドレスｌＯにより識別されるデータ
項目を含む仮想ページへのオフセットを識別する。

仮想ページ・オフセットからなる列仮想アドレス１２の
部分の大きさが本発明が実施される特定のディジタル・
データ処理システムにおけるページの大きさによって判
定され、このためフィールド２１または２２、即ち列仮
想アドレス１２の種々のフィールド２３（ｋ）および２
４（ｋ）間の区分点とは一切の特定の関係を持つ必要が
ないことが判るであろう。しかし、第４Ａ図と関連して
以下に述べる一実施態様においては、仮想ページ・オフ
セットが列の仮想アドレス１２のサブ列オフセット・フ
ィールド２２と対応している。

第２の変換ステップの間、仮想ページ番号はページ・テ
ーブル３６に対する指標として使用され、これはアクセ
ス即ちメモリーからの列データを含む情報の取出し、即
ちこのメモリーへの情報の格納のための物理アドレスへ
のプロセスに対する全ての列仮想アドレスの変換に用い
られる。第３図に詳細に示されるページ・テーブル３６
は、各々が制御情報フィールド４０および物理ページ番
号フィールド４１を含む（全体的に参照番号３７で識別
される）多数のエントリ３７（Ａ）乃至３７　（Ｐ　）
を含む。制御情報フィールド４０は、エントリ３７が使
用できるか、ページのアクセスはどのように可能か、即
ちデータをページに格納できるかページから取出せるか
、等の如き情報を含む。

ページ・テーブル３６における各エントリ３７の物理ペ
ージ番号フィールド４１は、仮想ページにデータを含む
コンピュータ・システム（図示せず）の物理メモリーに
おけるブロックを識別する値を保有する。この物理ペー
ジ番号のフィールド４１の内容は、物理アドレス１１の
高次部分として使用される。プロセス仮想アドレスから
の仮想ページ・オフセットｖＰＯは、物理アドレス１１
の低次の部分として使用され、プロセス仮想アドレス１
０において識別されたデータ項目の物理的・ブロックへ
のオフセットの識別を有効に行なう。この物理アドレス
１１を提供するため、仮想ページ・オフセットｖＰＯが
、プロセス仮想アドレスの仮想ページ番号ＶＰＮにより
識別されるページ・テーブル３６のエントリ３７のフィ
ールド４１からの物理ページ番号に繋がれる。

従って、物理アドレスは物理メモリーのアクセスに際し
て使用することができる。

列仮想アドレス１２はサブ列ポインタ・フィールド２１
における連続するサブ列識別フィールド２３（ｋ）およ
びプロセス仮想アドレスｌＯにおける変位フィールド１
３　（ｋ　）と同じ順序のサブ列オフセット・フィール
ド２２における連続するデータ項目オフセット・フィー
ルド２４　（ｋ　）を有するものとして示されるが１列
仮想アドレス＋２の各フィールド２１および２２におけ
るフィールド２３　（ｋ　）および２４　（ｋ　）の順
序はプロセス仮想アドレスにおける変位フィールド１３
（ｋ）の順序とは異なり得ることが理解されよう。しか
し、もしスワツピング／組合せ装置３０が、第１図に示
される如き列仮想アドレス１２の形態において列基底ア
ドレス・ポインタ１４直後の少なくともサブ列識別フィ
ールド１５（Ｎ）の順序を維持するならば、またもしフ
ィールド１５（Ｎ）の大きさが予め定めた大きさである
かあるいは少なくとも予め定めた最小サイズであるなら
ば、少なくとも予め定めた大きさの程度のサブ列識別フ
ィールド１５（Ｎ）の内容はスワツピング／組合せ装置
へ伝送される必要はないが、その代り、列の基底アドレ
ス・ポインタと共に、直接フィールド２３（Ｎ）へコピ
ーできることが理解されよう。

仮想メモリー管理装置は、列におけるデータ項目の処理
が列における局在化状態で行なわれるべき列に関して特
に有効である。この仮想メモリー管理装置は、例えば、
列が強度の値に関するデータ項目およびイメージで表示
される時同様な方法で列状に構成される画素のカラーを
含むイメージ処理用途において特に有効である。

典型的には、このようなイメージ処理用途において−は
、隣接あるいは近接する項目を用いて各データ項目に関
して処理操作を行なうことが必要である。

比較的大きな列のサブ列におけるデータ項目が仮想メモ
リーに、従って物理メモリーにおける同じページに格納
し得る可能性を大きくすることにより、このような列の
処理を強化する。

もしあるサブ列における特定のデータ項目が全てが同じ
ページにあるサブ列における隣接あるいは近接する項目
を用いて処理されるならば、処理のため要求されるデー
タ項目を含むページがメモリー中になければ、処理が生
じ得る前に１ページしかメモリーへ転送する必要がない
。

更に、１ページが有効にコンピュータのメモリーと二次
記憶装置との間の情報転送の単位であるため、処理のた
め必要な情報は二次記憶装置からメモリーへ一回の転送
操作で転送することができる。

例えばイメージ処理の如き多数の用途において、イメー
ジを定義するデータが１つの列により提供される仮想記
憶場所を完全に充填できないことが理解されよう。この
場合、多数のイメージを定義するデータは１つの列内に
含まれ、イメージを定義する仮想記憶場所間の区分点が
変位フィールド１３　（Ｎ　）の高次の部分Ｉ０によっ
て識別される。同様に、１つのイメージを定義するデー
タは、１つの列に得られるよりも多くの仮想記憶場所を
要求することがあり、この場合多数の列が異なる変位マ
ツプ・ポインタ３５により識別されて使用することがで
きる。

更に、仮想メモリー管理装置が周知の方法でハードウェ
アまたはソフトウェアにおいて、あるいはハードウェア
とソフトウェアの組合せにおいて実施できることも明ら
かであろう。

第４Ａ図乃至第４Ｇ図は、第１の変換段５０とメモリー
管理装置５１を含む本発明のハードウェアによる一実施
態様を示している。第１の変換段５０は、プロセッサ５
２か６３２ビツトのプロセス仮想アドレスＰＶＡ＜３１
　：　００＞を受取り、これに応答して、メモリー５３
をアドレス指定するための物理アドレスを生成する。第
４Ａ図に示される実施態様においては、列は「ｘ」およ
び「Ｙ」として示される二次元に限定され、またサブ列
は固定された大きさ、特に各サブ列における次元光たり
　２５６のデータ項目である。

第４Ａ図に示される実施態様においては、第１の変換段
５０により受取られるプロセス仮想アドレスＰＶＡ＜３
１　：　００＞は、特定の列のＸ次元に応じて４または
５のフィールドを含む。

第４Ｂ図は、プロセス仮想アドレスＰＶＡ＜３１−００
〉が１つの列のＸ次元に応じて持ち得る種々の構造を示
している。１つの列のＹ次元は定であり、第４Ｂ図のＹ
７乃至ＹＯとして示される８つの高次ビットおよび第４
Ｂ図のＹ７およびＹＯとして示される８つの低次ビット
により定義される。８つの高次ビットＹ７乃至ＹＯは、
Ｙ次元のサブ列ポインタからなり、低次ビットＹ７乃至
ＹＯはＹ次元のサブ列オフセットからなっている。

方、１つの列のＸ次元は変化し得、第４Ｂ図のＸ７乃至
ｘＯとして示される最大８つまでのビット零以上の高次
ビットおよび第４Ｂ図の８つの低次ビットｘ７乃至ＸＯ
により定義される。もしあるならば、高次ビットｘ７乃
至ｘＯはＸ次元のサブ列ポインタからなり、低次ビット
ｘ７乃至ｘＯはＸ次元のサブ列オフセットからなる。も
しプロセス仮想アドレスＰＶＡ＜３１：００〉によりア
ドレス指定される列のＸ次元がプロセス仮想アドレスＰ
ＶＡ＜３１　：　００＞が８つの胛≠参≠高次ビットｘ
７乃至ＸＯより少ないビットを有する如きものであるな
らば、プロセス仮想アドレスＰＶＡ＜３１　：　００＞
もまた列基底アドレス・ポインタ・フィールド１４と対
応する高次のアドレス・ビットＳ９乃至Ｓ２を有する。

第４Ｂ図は、異なる数の高次ビットＸ７乃至ｘＯの各々
に対しプロセス仮想アドレスＰＶＡ＜３１　：　００＞
（７）構造を示す。

従って、３２ビツトのプロセス仮想アドレスＰＶＡ＜３
１　：　００＞は、プロセス仮想アドレスＰＶＡ＜３１
　：　００＞の高次フィールドを含みかつこれから始ま
るＸ次元の大きさに応じて、４または５のフィールドを
有する。即ち、（１）可変長の列基底アドレス・ポイン
タ・フィールド、（２）固定長の８ビツトの高次Ｙ次元
のサブ列ポインタ・フィールド、（３）固定長の８ビツ
トの低次Ｙ次元のサブ列オフセット・フィールド、（４
）可変長の高次Ｘ次元のサブ列ポインタ・フィールド、
および（５）固定長の８ビツトの低次Ｘ次元のサブ列オ
フセット・フィールドである。

このような背景において、第１の変換段５０はプロセス
仮想アドレスＰＶＡ＜３１　：　００＞を受取り、これ
に応答して、揮発性仮想アドレス１２における列の基底
アドレス・ポインタ・フィールド２０とサブ列のポイン
タ・フィールド２１（第１図参照）の双方を含む高次の
部分ＡＶＡ＜３１：１６＞と、列仮想アドレス１２にお
けるサブ列オフセット・フィールド２２（第１図参照）
と対応する低次の部分ＡＶＡ＜１５：００＞とからなる
３２ビツトの列仮想アドレスＡＶＡ＜３１：００＞を生
成する。列仮想アドレス１２（第１図）と対応する第１
の変換段の結果は、第４Ｃ図に示される３２ビツトの列
仮想アドレスＡＶＡ＜３１　：　００＞となる。プロセ
ス仮想アドレスＰＶＡ＜３１：００＞と同様に、列仮想
アドレスＡＶＡ＜３１　：　００＞は、列仮想アドレス
ＡｖＡ〈３１：００〉の高次フィールドを含みかつこれ
から始まるプロセス仮想アドレスＰＶＡ＜３１　：　０
０＞におけるＸ次元の大きさに応じて、４または５のフ
ィールドを有し、即ち、（１）可変長の列基底アドレス
・ポインタ・フィールド、（２）固定長の８ビツトの高
次Ｙ次元のサブ列ポインタ・フィールド、（３）可変長
の高次Ｘ次元のサブ列ポインタ・フィールド、（４）列
仮想アトＬｚスＡＶＡ＜１５　：　０８＞の如き固定長
の８ビツトの低次Ｙ次元のサブ列オフセット・フィール
ド、および（５）列仮想アドレスＡＶＡ＜０７　：００
＞の如き固定長の８ビツトの低次Ｘ次元のサブ列オフセ
ット・フィールドである。

列仮想アドレス・ビットＡＶＡ＜３１　：　１５＞から
なる列仮想アドレスのフィールド（１）、（２）および
（３）は、仮想ページ番号ＶＰＮ（第１図参照）を構成
し、物理アドレス１１の物理ページ番号、即ち物理アド
レスＰＡ＜Ｘ　：　１６＞の高次ビットを構成するため
第２の変換操作を行なうためにメモリー管理装置５１に
より用いられ、ここで「Ｘ」は物理メモリー５３の大き
さに依存する。物理アドレス１１の物理ページ・オフセ
ットと対応する物理アドレスＰＡ＜１５：００〉の低次
ビットは、物理アドレスＰＡ＜１５二０８〉として列仮
想アドレスＡＶＡ＜１５　：０８〉を構成する８ビツト
の低次Ｙ次元のサブ列オフセット・フィールドと、物理
アドレスＰＡ＜０７：００＞として列仮想アドレスＡＶ
Ａ＜０７　：　００＞を構成する８ビツトの低次Ｘ次元
のサブ列オフセット・フィールドとからなる。−実Ｍｉ
態様においては、メモリー管理装置５１は、上記の如き
ページ・テーブル索引操作を行なって物理ページ番号を
生成する。

上記の如く、第１の変換段５０は、プロセッサ５２から
プロセス仮想アドレスＰＶＡ＜３１　：　００＞を受取
り、これに応答して３２ビツトの列仮想アドレスＡＶＡ
＜３１　：　００＞を生成する。

第１の変換段５０は、プロセス仮想アドレスＰＶＡ＜３
１　：　２２＞（７）１０（７）高次ビットを受取りこ
れに応答して可変長の高次のＸ次元サブ列ポインタ・フ
ィールドの長さを識別する４ビツトの次元値Ｄ＜３　：
　０＞を生成する次元マツプ５４を含む。次元マツプ５
４は、それぞれＩＯの高次ＰＶＡ＜３１：２２＞プロセ
ス仮想アドレス・ビットの１つの符号化に対応する最大
１０２４のエントリを含み、各エントリの内容は４ビツ
トの次元値Ｄ＜３　：　Ｏ＞を含む。

変換段５０においては、第４Ｂ図および第４Ｃ図を比較
することにより判るように、第１の変換段５０により変
更されないプロセス仮想アドレスＰＶＡ＜３１　：　０
０＞（７）８つ（７）高次ヒツトが、バッファ５５にお
いてバッファされる。同様に、これまた第１の変換段５
０によっては変更されないプロセス仮想アドレスＰＶＡ
＜７　：　０＞の８低次ビットが、メモリー５３へ直接
送られる。第１の変換段５０により変更される１６の中
間のプロセス仮想アドレス・ビットＰＶＡ＜２３　＋　
０８＞が、４つのプログラム可能なロジック・アレイ５
６Ａ乃至５６Ｄへ送られ、このロジック・アレイの各々
はプロセス仮想アドレスＰＶＡのいくつかのビットを受
取り、列仮想アドレスＡＶＡの部分を生成する。プログ
ラム可能ロジック・アレイ５６Ａ乃至５６Ｄは、第１図
に示されるスワツピング／組合せ装置３０と対応してい
る。

特に、前記のプログラム可能ロジック・アレイ５６Ａは
、プロセス仮想アドレスＰＶＡ＜２３　：２０〉および
ＰＶＡ＜１５　：　１２＞を受取り、列仮想アドレスＡ
ＶＡ＜２３　：　２０＞を生成し。

プログラム可能ロジック・アレイ５６Ｂはプロセス仮想
アドレスＰＶＡ＜１９　：　１６＞およびＰＶＡ＜１１
　：　０８＞を受取り、これに応答して列仮想アドレス
ＡＶＡ＜１９：１６＞を生成する。同様に、プログラム
可能ロジック・アレイ５６Ｃはプロセス仮想アドレスＰ
ＶＡ＜２３　：１２〉を受取り、これに応答して列仮想
アドレスＡＶＡ＜１５　：　１２＞を生成し、プログラ
ム可能ロジック・アレイ５６Ｄはプロセス仮想アドレス
ＰＶＡ＜１９：０８＞を受取り、これに応答して列仮想
アドレスＡＶＡＩＬ　１　：　０８＞を生成する。第４
Ｄ図乃至第４Ｇ図はそれぞれ、次元マツプ５４からの次
元Ｄ＜３　：　Ｏ＞情報に応答して第４Ｃ図に示される
如き列仮想アドレスを形成するため、第４Ｂ図に示され
る如きプロセス仮想アドレスの種々の部分の要求される
スワツピングおよび組合せを得るためのプログラム可能
ロジック・アレイ５６Ａ乃至５６Ｄの各々のプログラミ
ングを示している。

次元Ｄ＜３　：　０＞情報が「０」に対応する時、プロ
グラム可能ロジック・アレイ５６Ａ乃至５６Ｄはプロセ
ス仮想アドレスＰＶＡ＜３１　：　００＞と同じである
列仮想アドレスＡＶＡ＜３１　：　００＞を生じ、この
ため第４Ａ図に示される実施態様か、列に構成されない
データならびに列に構成されるデータに対する仮想アド
レスの変換に関連して使用することができる、というこ
とが理解できる。データが列に構成されないプロセス仮
想アドレス空間のこれらの部分に対しては、プロセス仮
想アドレスＰＶＡ＜３１　：　００＞が、次元マツプ５
４が「０」に対応する次元りく３：０〉情報を生成する
ことを可能にするよう条件付けられ、第１の変換段５ｏ
はプロセス仮想アドレスを有効にメモリー管理装置５１
へ送り、この装置は第１図に関して上に述べた如きプロ
セスのページ・テーブルを用いて従来の変換操作を行な
うことができる。

以上の記述は本発明の特定の実施態様に限定した。しか
し、本発明の利点の一部および全てを達成すれば本発明
の変更および修正が可能であることは明らかであろう。

従って、本発明の真の主旨および範囲内に該当する如き
全ての変更および修正を包含することが頭書の特許請求
の範囲の目的である。

【図面の簡単な説明】

第１図は本発明による仮想メモリー管理装置を示す図、
第２図および第３図は第１図に示された装置の理解に役
立つデータ構造を示す図、および第４Ａ図乃至第４Ｇ図
は本発明の一実施態様を示す回路図である。 １０・・・プロセス仮想アドレス、１１−・・物理アド
レス、ｌ　２−・・列仮想アドレス、１３・・・変位フ
ィールド、１４−・・何基底ポインタ・フィールド、　
１５−・・サブ列識別フィールド、１６・・・サブ列オ
フセットフィールド、２０−・・何基底アドレス・ポイ
ンタ・フィールド、２１−・・サブ列ポインタ・フィー
ルド、２２・・・サブ列オフセット・フィールド、２３
・・・サブ列識別フィールド、２４−・・データ項目オ
フセット・フィールド、３０・・・スワツピング／組合
せ装置、３１・・・次元マツプ、３２・・・エントリ２
３３・・・次元数フィールド、３４・・・次元情報フィ
ールド、３５・・・次元マツプ・ポインタ、３６・・・
ページ・テーブル、３７・・・エントリ、４０−・・制
御情報フィールド、４１・・・物理ページ番号フィール
ド、５０・・・第１の変換段、５１・・・メモリー管理
装置、５２・・・プロセッサ、５３・・・メモリー　５
４・・・次元マツプ、５５・・・バッファ、５６・・・
プログラム可能ロジック・アレイ。 −面の浄４Ｆ（内容に変更金し） 日Ｇ、２ 次元マツフ０ イージ・子−フ゛ル ＰＬＡ　６６　ｆ３７’νり゛ラム ＡＶＡ　　＜１６＞　　−ＰＶＡ　　＜１６＞ＡＶＡ　
　＜１６＞　　−ＰＶＡ　　＜０８＞ＡＶＡ　　＜１６
＞　　−ＰＶＡ　　＜０８＞ＰＬＡ　６ｔ　Ａフ″シグ
ラＡ ＰＬＡ５６Ｃ７°ロア７Ａ ＡＶＡ　　＜１２＞　　−ＰＶＡ　　＜１２＞手 続 補 正 書（方力 ＰＬＡｊ６Ｄアシグラム ＡＶＡ　　＜０８＞　　−ＰＶＡ　　＜０８＞ディジタ
ル・データ処理システムにおける多次元列のアドレス指
定のための仮想メモリー管理装置ＡＶＡ　　＜０８＞　
　−ＰＶＡ　くＯ９〉ＡＶＡ　　＜０８＞　　−ＰＶＡ
　く１３〉３゜ 補正をする者 事件との関係　　　特許出願人 住所 名　称　　（７０７）イーストマン・コダック・カンパ
ニーＡＶＡ　　＜０８＞　　−ＰＶＡ　　＜１０＞ＡＶ
Ａ　　＜０８＞　　＝　　ＰＶＡ　　＜１４＞４、代理
人 住所 東京都千代田区大手町二丁目２番１号 新人手町ビル　２０６区 ５、補正命令の日付 ６、補正の対象 平成 ２年 １月３０日 （魁印

Claims (1)

1. 【特許請求の範囲】 １、メモリーのアクセスに際して使用されるためプロセ
   ス仮想アドレスを物理アドレスに変換する仮想メモリー
   管理装置において、 Ａ、１つのプロセス仮想アドレスに応答して、前記列内
   のサブ列を識別するサブ列識別子および該サブ列内の仮
   想記憶場所を識別する列の仮想オフセットを含む列の仮
   想アドレスを形成する仮想アドレス変換部分と、 Ｂ、列の仮想アドレスに応答して、メモリーのアクセス
   に際して使用される物理アドレスを形成する物理アドレ
   ス変換部分とを設けてなることを特徴とする仮想メモリ
   ー管理装置。 ２、前記プロセス仮想アドレスが更にプロセスの基底ア
   ドレスを含むプロセスの基底アドレス部分を含み、前記
   列仮想アドレスが更に列の基底アドレス・ポインタ部分
   を含み、前記仮想 アドレス変換部分が、前記プロセス基底アドレス・ポイ
   ンタに応答して、前記列の基底アドレス・ポインタ部分
   に格納するように列基底アドレス・ポインタを生成する
   ことを特徴とする請求項１記載の仮想メモリー管理装置
   。 ３、前記プロセスの仮想アドレスが、各々が前記列の次
   元に関して仮想記憶場所を識別する複数の次元ポインタ
   を含み、該次元ポインタの各々は、次元に沿って前記サ
   ブ列を指示するサブ列変位部分と、前記サブ列内で前記
   仮想記憶場所の前記オフセットを指示する列オフセット
   部分とを含み、前記仮想アドレス変換部分は、サブ列ポ
   インタおよびサブ列オフセットを含む前記列仮想アドレ
   スを形成する列仮想アドレス形成部分を含み、該サブ列
   ポインタは、前記次元ポインタの全てのサブ列変位部分
   に応答して形成され、前記サブ列オフセットは、前記次
   元ポインタの全てのサブ列オフセット部分に応答して形
   成されることを特徴とする請求項１記載の仮想メモリー
   管理装置。 ４、前記仮想アドレス変換部分が更に、プロセス仮想ア
   ドレス内で前記各次元ポインタ間の区分を規定する次元
   指標を生成する次元マップを含み、前記列仮想アドレス
   形成部分は、該次元指標を用いて前記プロセスの仮想ア
   ドレス内の次元ポインタを識別することを特徴とする請
   求項３記載の仮想メモリー管理装置。 ５、前記次元マップは、各々が１つの列に対する次元情
   報を含む複数のエントリを含み、該エントリの１つを識
   別するポインタを受取るポインタ・ストアを更に設け、
   前記次元マップが、前記次元指標の生成に際してポイン
   タにより識別されるエントリにおける次元情報を使用す
   ることを特徴とする請求項４記載の仮想メモリー管理装
   置。 ６、前記プロセスの仮想アドレスが更にプロセスの基底
   アドレス・ポインタを含み、前記次元マップは、各々が
   １つの列に対する次元情報を含む複数のエントリを含み
   、前記次元マップは、プロセスの基底アドレス・ポイン
   タを用いて前記エントリの１つを選択し、また前記次元
   指標の生成に際して選択されたエントリにおける次元情
   報を使用することを特徴とする請求項４記載の仮想メモ
   リー管理装置。 ７、前記列仮想アドレスは更に列の基底アドレス・ポイ
   ンタ部分を含み、前記仮想アドレス変換部分は、前記プ
   ロセスの基底アドレス・ポインタに応答して、前記列の
   基底アドレス・ポインタ部分に格納するため列の基底ア
   ドレス・ポインタを生成することを特徴とする請求項６
   記載の仮想メモリー管理装置。 ８、前記列の仮想アドレス形成部分が、全ての次元ポイ
   ンタの前記サブ列ポインタ部分を集合してサブ列ポイン
   タを形成し、全ての次元 ポインタの前記サブ列オフセット部分を集合してサブ列
   オフセットを形成するスワップ部分を含むことを特徴と
   する請求項１記載の仮想メモリー管理装置。 ９、前記物理アドレス変換部分が、仮想ページ番号とし
   て前記列の仮想アドレスの高次部分を受取り、これに応
   答して物理ページ番号を 生成するページ番号生成部分と、前記列の仮想アドレス
   の低次部分を受取り、これに応答して物理オフセット部
   分を生成するページ・オフセット部分とを含み、前記物
   理アドレスが物理ページ番号と物理オフセット部分とか
   らなることを特徴とする請求項１記載の仮想メモリー管
   理装置。 １０、前記物理アドレス変換部分が、各々が仮想ページ
   番号値と物理ページ番号値との間の対応を識別する複数
   のページ・テーブル・エントリからなるページ・テーブ
   ルを含み、前記ページ番号生成部分は、前記仮想ページ
   番号を用いてページ・テーブル・エントリを識別し、該
   識別されたページ・テーブル・エントリから物理ページ
   番号の値を得、前記物理アドレス変換部分は、前記物理
   ページ番号の値を用いて物理アドレスにおいて使用され
   る物理ページ番号を生成することを特徴とする請求項９
   記載の仮想メモリー管理装置。 １１、メモリーのアクセスにおいて使用される物理アド
   レスへプロセスの仮想アドレスを変換する仮想メモリー
   管理プロセスにおいて、 Ａ、プロセスの仮想アドレスに応答して、列内のサブ列
   を識別するサブ列識別子と、該サブ列内の仮想記憶場所
   を識別する列の仮想オフセットとを含む列の仮想アドレ
   スを形成するための仮想アドレス変換ステップと、 Ｂ、列の仮想アドレスに応答して、メモリーのアクセス
   に際して使用される物理アドレスを形成する物理アドレ
   ス変換ステップとからなることを特徴とするプロセス。 １２、前記プロセスの仮想アドレスが更に、プロセスの
   基底アドレスを含むプロセスの基底アドレス部分を含み
   、前記列の仮想アドレスは更に、列の基底アドレス・ポ
   インタ部分を含み、前記仮想アドレス変換ステップは、
   前記プロセス基底アドレス・ポインタに応答して、前記
   列の基底アドレス・ポインタ部分に格納するため列の基
   底アドレス・ポインタを生成するステップを含むことを
   特徴とする請求項１１記載の仮想メモリー管理プロセス
   。 １３、前記プロセスの仮想アドレスは、各々が列の次元
   に関して仮想記憶場所を識別する複数の次元ポインタを
   含み、該次元ポインタの各々は、次元に沿って前記サブ
   列を指示するサブ列変位部分と、該サブ列内で前記仮想
   記憶場所のオフセットを指示するサブ列オフセット部分
   とを含み、前記仮想アドレス変換ステップは、サブ列 ポインタおよびサブ列オフセットを含む前記列の仮想ア
   ドレスを形成する列の仮想アドレス形成ステップを含み
   、前記サブ列ポインタは、全ての前記次元ポインタのサ
   ブ列の変位部分に応答して形成され、前記サブ列オフセ
   ットは、全ての前記次元ポインタのサブ列オフセット部
   分に応答して形成されることを特徴とする請求項１１記
   載の仮想メモリー管理プロセス。 １４、前記仮想アドレス変換ステップが更に、次元マッ
   プを用いて、プロセスの仮想アドレス内で各次元ポイン
   タ間の区分を規定する次元指標を生成するステップを含
   み、該次元指標は前記列の仮想アドレス形成ステップに
   おいて用いられ、プロセスの仮想アドレス内の次元ポイ
   ンタを識別することを特徴とする請求項１３記載の仮想
   メモリー管理プロセス。 １５、前記次元マップは、各々が列に対する次元情報を
   含む複数のエントリを含み、ポインタを受取るポインタ
   ・ストアを用いて前記エントリの１つを識別するステッ
   プを更に含み、該 ポインタにより識別されるエントリにおける次元情報は
   次元指標の生成に際して使用されることを特徴とする請
   求項１４記載の仮想メモリー管理プロセス。 １６、前記プロセスの仮想アドレスは更にプロセスの基
   底アドレス・ポインタを含み、前記次元マップは、各々
   が列に対する次元情報を含む複数のエントリを含み、前
   記プロセスの基底アドレス・ポインタを用いて前記エン
   トリの１つを選択し、選択されたエントリにおける前記
   次元情報は次元指標の生成に際して用いられることを特
   徴とする請求項１４記載の仮想メモリー管理プロセス。 １７、前記列の仮想アドレスは更に列の基底アドレス・
   ポインタ部分を含み、前記仮想 アドレス変換ステップは、プロセスの基底 アドレス・ポインタに応答して、前記列の基底アドレス
   ・ポインタ部分に格納するため列の基底アドレス・ポイ
   ンタを生成するステップを含むことを特徴とする請求項
   １６記載の仮想メモリー管理プロセス。 １８、前記列の仮想アドレス形成ステップが、全ての前
   記次元ポインタのサブ列ポインタ部分を集合してサブ列
   ポインタを形成し、かつ全ての前記次元ポインタのサブ
   列オフセット部分を集合してサブ列オフセットを形成す
   るステップを含むことを特徴とする請求項１３記載の仮
   想メモリー管理プロセス。 １９、前記物理アドレス変換ステップが、仮想ページ番
   号として前記列の仮想アドレスの高次部分を受取り、こ
   れに応答して物理ページ番号を生成するページ番号生成
   ステップと、前記列の仮想アドレスの低次部分を受取り
   、これに応答して物理オフセット部分を生成するページ
   ・オフセット・ステップとを含み、該物理アドレスは物
   理ページ番号と物理オフセット部分とからなることを特
   徴とする請求項１１記載の仮想メモリー管理プロセス。 ２０、前記物理アドレス変換ステップが、前記仮想ペー
   ジ番号を用いて、各々が仮想ページ番号の値と物理ペー
   ジ番号の値との間の対応を識別する複数のページ・テー
   ブル・エントリからなるページ・テーブルにおけるペー
   ジ・テーブルのエントリから、ページ・テーブル・エン
   トリからの物理ページ番号の値を得るステップを含み、
   前記物理ページ番号の値を用いて物理アドレスにおいて
   使用される物理ページ番号を生成することを特徴とする
   請求項１９記載の仮想メモリー管理プロセス。