JPH04360252A - 計算機の仮想記憶におけるアドレス変換方式 - Google Patents
計算機の仮想記憶におけるアドレス変換方式Info
- Publication number
- JPH04360252A JPH04360252A JP3162167A JP16216791A JPH04360252A JP H04360252 A JPH04360252 A JP H04360252A JP 3162167 A JP3162167 A JP 3162167A JP 16216791 A JP16216791 A JP 16216791A JP H04360252 A JPH04360252 A JP H04360252A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、計算機の仮想記憶に
おけるアドレス変換方式に係わり、特にトランスレーシ
ョンルッキングアサイドバッファを用いたアドレス変換
の高速化に関するものである。
おけるアドレス変換方式に係わり、特にトランスレーシ
ョンルッキングアサイドバッファを用いたアドレス変換
の高速化に関するものである。
【０００２】
【従来の技術】仮想記憶方式において、トランスレーシ
ョンルッキングアサイドバッファ（以下、ＴＬＢと呼ぶ
）は、アドレス変換テーブルを用いた論理アドレスから
物理アドレスへの変換結果を記憶する緩衝記憶装置とし
て動作し、アドレス変換過程を排除せしめることにより
アドレス変換の高速化を図ることを目的として使用され
るが、従来、ＴＬＢの１エントリによって示される変換
結果によりカバーできるアドレス空間の広さ，すなわち
ブロック長は固定的であった。なお、これに関する技術
は、文献「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒ
ｅａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ
ｃｈａｐ．８」（Ｊｏｈｎ Ｌ． Ｈｅｎｎｅｓｓｙ
＆ Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ，Ｍｏｒａ
ａｎ Ｋａｎｆｍａｎｎ Ｐａｂｌｉｓｈｅｒｓ，Ｉｎ
ｃ．）に示されている。
ョンルッキングアサイドバッファ（以下、ＴＬＢと呼ぶ
）は、アドレス変換テーブルを用いた論理アドレスから
物理アドレスへの変換結果を記憶する緩衝記憶装置とし
て動作し、アドレス変換過程を排除せしめることにより
アドレス変換の高速化を図ることを目的として使用され
るが、従来、ＴＬＢの１エントリによって示される変換
結果によりカバーできるアドレス空間の広さ，すなわち
ブロック長は固定的であった。なお、これに関する技術
は、文献「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒ
ｅａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ
ｃｈａｐ．８」（Ｊｏｈｎ Ｌ． Ｈｅｎｎｅｓｓｙ
＆ Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ，Ｍｏｒａ
ａｎ Ｋａｎｆｍａｎｎ Ｐａｂｌｉｓｈｅｒｓ，Ｉｎ
ｃ．）に示されている。
【０００３】
【発明が解決しようとする課題】以上のように、従来、
ＴＬＢの１エントリでカバーできるブロック長が固定的
であるため、ＴＬＢ複数エントリ分の連続した論理アド
レス空間に対し、同様に連続した物理アドレス空間が対
応している場合にも、該数分のＴＬＢエントリを用意す
る必要があり、ＴＬＢエントリの冗長な使用となってい
た。
ＴＬＢの１エントリでカバーできるブロック長が固定的
であるため、ＴＬＢ複数エントリ分の連続した論理アド
レス空間に対し、同様に連続した物理アドレス空間が対
応している場合にも、該数分のＴＬＢエントリを用意す
る必要があり、ＴＬＢエントリの冗長な使用となってい
た。
【０００４】この発明は上記のような課題を解決するた
めになされたもので、ＴＬＢの使用効率の向上を図るこ
とを目的としている。
めになされたもので、ＴＬＢの使用効率の向上を図るこ
とを目的としている。
【０００５】
【課題を解決するための手段】この発明は、論理アドレ
スから物理アドレスへの変換結果を記憶するＴＬＢを用
いた計算機の仮想記憶におけるアドレス変換方式におい
て、上記ＴＬＢを階層的に備えるとともに、各階層毎に
アドレス変換すべき有効ビット数を保持する有効ビット
数格納用レジスタを設けることにより、ＴＬＢの１エン
トリによって示される変換結果によりカバーできるアド
レス空間の広さ，すなわちブロック長をユーザ指定で階
層的に可変とし、連続して対応する論理アドレス空間と
物理アドレス空間の広さに応じて各階層を使用しアドレ
ス変換するようにしたものである。
スから物理アドレスへの変換結果を記憶するＴＬＢを用
いた計算機の仮想記憶におけるアドレス変換方式におい
て、上記ＴＬＢを階層的に備えるとともに、各階層毎に
アドレス変換すべき有効ビット数を保持する有効ビット
数格納用レジスタを設けることにより、ＴＬＢの１エン
トリによって示される変換結果によりカバーできるアド
レス空間の広さ，すなわちブロック長をユーザ指定で階
層的に可変とし、連続して対応する論理アドレス空間と
物理アドレス空間の広さに応じて各階層を使用しアドレ
ス変換するようにしたものである。
【０００６】
【作用】この発明においては、連続した論理アドレス空
間に対し、より大きな連続した物理アドレス空間が対応
しているときは、より大きなブロック長の階層からエン
トリを使用することにより、必要なＴＬＢエントリ数を
削減することができる。これにより、制限された容量の
ＴＬＢ用緩衝記憶装置で、より大きな論理アドレス空間
を物理アドレス空間に対応付けすることができる。
間に対し、より大きな連続した物理アドレス空間が対応
しているときは、より大きなブロック長の階層からエン
トリを使用することにより、必要なＴＬＢエントリ数を
削減することができる。これにより、制限された容量の
ＴＬＢ用緩衝記憶装置で、より大きな論理アドレス空間
を物理アドレス空間に対応付けすることができる。
【０００７】
【実施例】以下、この発明の一実施例を図について説明
する。図１に、本実施例によるアドレス変換機構の構成
を示す。図において、１０１ａ〜１０１ｄは有効ビット
数格納用レジスタ、１０２ａ〜１０２ｄはＴＬＢであり
、４つに階層分けしたそれぞれのＴＬＢ１０２ａ〜１０
２ｄ毎に有効ビット数格納用レジスタ１０１ａ〜１０１
ｄが備えられている。ここではアドレスを３２ビット幅
とし、各階層におけるブロック長は４ＫＢの倍数である
。有効ビット数格納用レジスタ１０１ａ〜１０１ｄは、
対応するＴＬＢ１０２ａ〜１０２ｄのブロック長による
，アドレス変換すべき有効ビット数を保持しており、こ
の内容はユーザが必要に応じて書き換えることができる
。各レジスタ１０１ａ〜１０１ｄに図示のような有効ビ
ット数が設定されているとすれば、最上層のＴＬＢ１０
２ａにおける１エントリのブロック長は１０２４ＫＢ、
第２層のＴＬＢ１０２ｂにおける１エントリのブロック
長は１２８ＫＢ、第３層のＴＬＢ１０２ｃにおける１エ
ントリのブロック長は１６ＫＢ、最下層のＴＬＢ１０２
ｄにおける１エントリのブロック長は４ＫＢとなる。図
２はＴＬＢエントリの一例で、論理アドレスのレジスタ
１０１ａ〜１０１ｄによる上位有効ビット数分に相当す
る論理アドレスタグと、該上位有効ビット数分の物理ア
ドレス、及びプロテクト情報等の属性情報からなる。
する。図１に、本実施例によるアドレス変換機構の構成
を示す。図において、１０１ａ〜１０１ｄは有効ビット
数格納用レジスタ、１０２ａ〜１０２ｄはＴＬＢであり
、４つに階層分けしたそれぞれのＴＬＢ１０２ａ〜１０
２ｄ毎に有効ビット数格納用レジスタ１０１ａ〜１０１
ｄが備えられている。ここではアドレスを３２ビット幅
とし、各階層におけるブロック長は４ＫＢの倍数である
。有効ビット数格納用レジスタ１０１ａ〜１０１ｄは、
対応するＴＬＢ１０２ａ〜１０２ｄのブロック長による
，アドレス変換すべき有効ビット数を保持しており、こ
の内容はユーザが必要に応じて書き換えることができる
。各レジスタ１０１ａ〜１０１ｄに図示のような有効ビ
ット数が設定されているとすれば、最上層のＴＬＢ１０
２ａにおける１エントリのブロック長は１０２４ＫＢ、
第２層のＴＬＢ１０２ｂにおける１エントリのブロック
長は１２８ＫＢ、第３層のＴＬＢ１０２ｃにおける１エ
ントリのブロック長は１６ＫＢ、最下層のＴＬＢ１０２
ｄにおける１エントリのブロック長は４ＫＢとなる。図
２はＴＬＢエントリの一例で、論理アドレスのレジスタ
１０１ａ〜１０１ｄによる上位有効ビット数分に相当す
る論理アドレスタグと、該上位有効ビット数分の物理ア
ドレス、及びプロテクト情報等の属性情報からなる。
【０００８】次に、本実施例によるアドレス変換方式に
ついて図３に示すフローチャートに基づき説明する。ス
テップ３００に示すＴＬＢ階層の最上層から、ステップ
３０１に示すサーチを行なう。このサーチは、論理アド
レスのレジスタ１０１ａ〜１０１ｄによる上位有効ビッ
トと各エントリ中の論理アドレスタグを比較することに
よって行なう。もし、ステップ３０２により全てのエン
トリについてヒットしなければ、ステップ３０３におい
て当該階層が最下層か否かを判定し、最下層でなければ
ステップ３０４により階層を一つ下げ、再びサーチする
。ステップ３０２においてヒットしたときは、ステップ
３０５により、該ＴＬＢエントリ中の有効物理アドレス
に該論理アドレスの上位有効ビットを除いたものを論理
和し、物理アドレスとする。どの階層においてもヒット
せずステップ３０３で最下層と判定されれば、ステップ
３０６においてページフォルトとして、ＣＰＵに例外通
知し、システムプログラムにより有効なＴＬＢエントリ
がロードされる。なお、該ＴＬＢデータの初期データも
、システムプログラムによりロードされる。
ついて図３に示すフローチャートに基づき説明する。ス
テップ３００に示すＴＬＢ階層の最上層から、ステップ
３０１に示すサーチを行なう。このサーチは、論理アド
レスのレジスタ１０１ａ〜１０１ｄによる上位有効ビッ
トと各エントリ中の論理アドレスタグを比較することに
よって行なう。もし、ステップ３０２により全てのエン
トリについてヒットしなければ、ステップ３０３におい
て当該階層が最下層か否かを判定し、最下層でなければ
ステップ３０４により階層を一つ下げ、再びサーチする
。ステップ３０２においてヒットしたときは、ステップ
３０５により、該ＴＬＢエントリ中の有効物理アドレス
に該論理アドレスの上位有効ビットを除いたものを論理
和し、物理アドレスとする。どの階層においてもヒット
せずステップ３０３で最下層と判定されれば、ステップ
３０６においてページフォルトとして、ＣＰＵに例外通
知し、システムプログラムにより有効なＴＬＢエントリ
がロードされる。なお、該ＴＬＢデータの初期データも
、システムプログラムによりロードされる。
【０００９】
【発明の効果】以上のように、本発明によれば、ＴＬＢ
のエントリの示すブロック長を階層的に可変とすること
により、必要なＴＬＢエントリ数を削減することができ
、これにより、制限された容量のＴＬＢ用緩衝記憶装置
で、より大きな論理アドレス空間を物理アドレス空間に
対応付けすることができ、ＴＬＢの使用効率の向上を図
ることができるとともに、計算機システムの高速化が期
待できる。また、有効ビット数格納用レジスタを備えて
、ユーザ指定でブロック長を階層的に可変とすることに
より、システムの論理アドレス空間や物理アドレス空間
に応じて最適のブロック長を設定することができる。
のエントリの示すブロック長を階層的に可変とすること
により、必要なＴＬＢエントリ数を削減することができ
、これにより、制限された容量のＴＬＢ用緩衝記憶装置
で、より大きな論理アドレス空間を物理アドレス空間に
対応付けすることができ、ＴＬＢの使用効率の向上を図
ることができるとともに、計算機システムの高速化が期
待できる。また、有効ビット数格納用レジスタを備えて
、ユーザ指定でブロック長を階層的に可変とすることに
より、システムの論理アドレス空間や物理アドレス空間
に応じて最適のブロック長を設定することができる。
【図１】本発明の一実施例によるＴＬＢ装置の構成を示
す図である。
す図である。
【図２】本発明の一実施例によるＴＬＢエントリの一例
を示す図である。
を示す図である。
【図３】本発明の一実施例によるアドレス変換アルゴリ
ズムを示すフローチャートである。
ズムを示すフローチャートである。
１０１ａ〜１０１ｄ 有効ビット数格納用レジスタ１
０２ａ〜１０２ｄ ＴＬＢ
０２ａ〜１０２ｄ ＴＬＢ
Claims (1)
- 【請求項１】 論理アドレスから物理アドレスへの変
換結果を記憶するトランスレーションルッキングアサイ
ドバッファを用いた計算機の仮想記憶におけるアドレス
変換方式において、上記トランスレーションルッキング
アサイドバッファを階層的に備えるとともに、各階層毎
にアドレス変換すべき有効ビット数を保持する有効ビッ
ト数格納用レジスタを設けることにより、トランスレー
ションルッキングアサイドバッファの１エントリによっ
て示される変換結果によりカバーできるアドレス空間の
広さをユーザ指定で階層的に可変とし、連続して対応す
る論理アドレス空間と物理アドレス空間の広さに応じて
各階層を使用しアドレス変換することを特徴とする計算
機の仮想記憶におけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162167A JPH04360252A (ja) | 1991-06-06 | 1991-06-06 | 計算機の仮想記憶におけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162167A JPH04360252A (ja) | 1991-06-06 | 1991-06-06 | 計算機の仮想記憶におけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360252A true JPH04360252A (ja) | 1992-12-14 |
Family
ID=15749300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162167A Pending JPH04360252A (ja) | 1991-06-06 | 1991-06-06 | 計算機の仮想記憶におけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008136097A1 (ja) * | 2007-04-24 | 2008-11-13 | Fujitsu Limited | アクセス制御プログラム、アクセス制御方法、及びアクセス制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274351A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | アドレス変換方法および装置 |
| JPH02189659A (ja) * | 1988-12-15 | 1990-07-25 | Internatl Business Mach Corp <Ibm> | 仮想記憶動的アドレス変換システム |
| JPH0331967A (ja) * | 1989-06-29 | 1991-02-12 | Fujitsu Ltd | ベクトル処理装置 |
-
1991
- 1991-06-06 JP JP3162167A patent/JPH04360252A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274351A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | アドレス変換方法および装置 |
| JPH02189659A (ja) * | 1988-12-15 | 1990-07-25 | Internatl Business Mach Corp <Ibm> | 仮想記憶動的アドレス変換システム |
| JPH0331967A (ja) * | 1989-06-29 | 1991-02-12 | Fujitsu Ltd | ベクトル処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008136097A1 (ja) * | 2007-04-24 | 2008-11-13 | Fujitsu Limited | アクセス制御プログラム、アクセス制御方法、及びアクセス制御装置 |
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