JPH02259952A - バスラインシステム - Google Patents
バスラインシステムInfo
- Publication number
- JPH02259952A JPH02259952A JP1081837A JP8183789A JPH02259952A JP H02259952 A JPH02259952 A JP H02259952A JP 1081837 A JP1081837 A JP 1081837A JP 8183789 A JP8183789 A JP 8183789A JP H02259952 A JPH02259952 A JP H02259952A
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- JP
- Japan
- Prior art keywords
- bus line
- harness
- arithmetic circuit
- input
- circuit unit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ産業上の利用分野
この発明は、制御システムにおいて演算回路ユニットと
複数の入出力手段とを接続するパスラインシステムに関
する。
複数の入出力手段とを接続するパスラインシステムに関
する。
（ｂ）従来の技術
ＣＰＵを含む演算回路ユニットと人出手段制御用のＩ／
Ｏボートとを搭載している従来の制御システムでは、演
算回路ユニット内に入出力制御用内のＩ／Ｏボートを設
けているために、入出力手段と演算回路ユニット間は、
ワイヤーハーネスによって一対一で接続するようにして
いる。
Ｏボートとを搭載している従来の制御システムでは、演
算回路ユニット内に入出力制御用内のＩ／Ｏボートを設
けているために、入出力手段と演算回路ユニット間は、
ワイヤーハーネスによって一対一で接続するようにして
いる。
第２図は従来のシステムのブロック図である。
図において、ｌは演算回路ユニットであり、このユニッ
トｌ内のＣＰＵに、 ＲＡ Ｍ ３ 、 ＲＯＭ
４ 。
トｌ内のＣＰＵに、 ＲＡ Ｍ ３ 、 ＲＯＭ
４ 。
Ｉ／Ｏボート５〜７．ドライバ８〜／Ｏ．アドレスバス
のデコーダー１１を含んでいる。出力手段は、クラ・ノ
チやソレノイド等の出力要素１１及び高圧ユニット１２
等を含み、入力手段としてはセンサ１３を含んでいる。
のデコーダー１１を含んでいる。出力手段は、クラ・ノ
チやソレノイド等の出力要素１１及び高圧ユニット１２
等を含み、入力手段としてはセンサ１３を含んでいる。
なお、このシステムは複写機の制御システムであり、高
圧ユニット１２は感光体周囲に配置されているチャージ
ャ等を駆動するものである。
圧ユニット１２は感光体周囲に配置されているチャージ
ャ等を駆動するものである。
同図に示すように、例えば、クラッチやソレノイドから
なる出力要素１１に対しては演算回路ユニット１との接
続をワイヤーハーネス２０でおこない、高圧ユニット１
２に対しては演算回路ユニット１との接続をワイヤーハ
ーネス２１を使用し、入力手段のセンサ１３と演算回路
ユニットｌの接続にはワイヤーハーネス２２を使用する
。通常、いわゆる中級機程度の今日の複写機では入出力
手段のうちの出力手段の数が約／Ｏ０〜１５０存在し、
入力手段の数も約／Ｏ０〜１５０存在するため、それら
の入出力手段は全て一対一でワイヤしかしながら、上記
のような従来のシステムでは、入出力手段が増加すると
それに比例してワイヤーハーネスの本数も増加すること
になり、配線作業が複雑になると共に、ワイヤーハーネ
スの設置スペースを確保することが困難になり、さらに
ワイヤーハーネス回路自体が複雑化し、外部からの保守
点検も困難になるなどの問題もあった。
なる出力要素１１に対しては演算回路ユニット１との接
続をワイヤーハーネス２０でおこない、高圧ユニット１
２に対しては演算回路ユニット１との接続をワイヤーハ
ーネス２１を使用し、入力手段のセンサ１３と演算回路
ユニットｌの接続にはワイヤーハーネス２２を使用する
。通常、いわゆる中級機程度の今日の複写機では入出力
手段のうちの出力手段の数が約／Ｏ０〜１５０存在し、
入力手段の数も約／Ｏ０〜１５０存在するため、それら
の入出力手段は全て一対一でワイヤしかしながら、上記
のような従来のシステムでは、入出力手段が増加すると
それに比例してワイヤーハーネスの本数も増加すること
になり、配線作業が複雑になると共に、ワイヤーハーネ
スの設置スペースを確保することが困難になり、さらに
ワイヤーハーネス回路自体が複雑化し、外部からの保守
点検も困難になるなどの問題もあった。
この発明の目的は、ワイヤーハーネス回路をパスライン
で構成することにより、上記の問題を解決することので
きるパスラインシステムを提供するにある。
で構成することにより、上記の問題を解決することので
きるパスラインシステムを提供するにある。
（ｄ）課題を解決するための手段
この発明は、複数の各入出力手段近傍に拡張用Ｉ／Ｏポ
ートを分散配置し、これらのＩ／Ｏボートと演算回路ユ
ニット内のＩ／Ｏボートとをバスラインハーネスにより
接続したことを特徴としている。
ートを分散配置し、これらのＩ／Ｏボートと演算回路ユ
ニット内のＩ／Ｏボートとをバスラインハーネスにより
接続したことを特徴としている。
（ｅ）作用
この発明では、各入出力手段近傍に拡張用■／Ｏポート
を分散配置し、それらの拡張用Ｉ／Ｏボートと演算回路
ユニット内のＩ／Ｏボートとをバスラインハーネスによ
り接続する構成にしているので、入出力手段の数に無関
係に演算回路ユニットから出るバスラインハーネスの本
数は変わらない。すなわち、演算回路ユニットと各入出
力手段とのデータの受は渡しは演算回路ユニットからの
アドレス方式によって行われることになる。
を分散配置し、それらの拡張用Ｉ／Ｏボートと演算回路
ユニット内のＩ／Ｏボートとをバスラインハーネスによ
り接続する構成にしているので、入出力手段の数に無関
係に演算回路ユニットから出るバスラインハーネスの本
数は変わらない。すなわち、演算回路ユニットと各入出
力手段とのデータの受は渡しは演算回路ユニットからの
アドレス方式によって行われることになる。
（ｆ）実施例
第１図はこの発明のパスラインシステムを適応した制御
シテスムのブロック図である。
シテスムのブロック図である。
演算回路ユニット１は、ＣＰＵ２．ＲＡＭ３゜ＲＯＭ４
及びｌｌ／Ｏボート３０を含む。ユニット内の内部バス
はアドレスバス（ＡＤＲ３）、データーバス（ＤＡＴＡ
）、コントロールバス（ＣＮＴ）からなり、コントロー
ルバスＣＮＴはデコーダー３３によってＩ／Ｏボート向
けとメモリー向けに振り分けられる。なお、本実施例で
は演算回路ユニッ）１を一枚の基板で構成しているが、
複数のＣＰＵ等を使用するシステムでは、この演算回路
ユニフトを複数の基板で構成することも可能である。一
般に、演算回路ユニット内のＣＰＵ２のスピードはパル
ス幅として／Ｏ００ｎｓｅｃから／Ｏ０ｎｓｅｃのパル
スを使用する程度であり、ＣＰＵ２から直接出力される
ＡＤＲ３，ＤＡＴＡ上に、のるパルスも同じ程度の／Ｏ
００ｎｓｅｃから／Ｏ０ｎｓｅｃのパルス幅となる。Ｉ
／Ｏボート３０は、上記の程度の信号スピードを低下さ
せる役目を持つ。すなりち、本実施例ではＩ／Ｏボート
３０からバスラインハーネス３１を外部に引き出してい
るために、上記のスピードの信号パルスをそのままこの
バスラインハーネス上にのせることはパルス技術的に殆
ど不可能に近い。そこでこのＩ／Ｏボート３０によって
上記のスピードの信号パルスを低スピードのパルスに変
換し、バスラインハーネス３１上にのせるようにしてい
る前記バスラインハーネス３１は、６本のＡＤＲＳパス
ライン（ＡＯ−Ａ５）と、−本のＤＡＴＡパスライン（
ＤＯ）と、３本のＣＮＴパスライン（ＩＯＲＤ、ｌ０Ｗ
Ｒ，ＲＥＳ）と４本のＰＷＲ（電源）パスラインとで構
成されている。このうちＡＤＲＳパスラインは、バスラ
インハーネス３１に接続される拡張用Ｉ／Ｏボートとそ
のポートに接続される入出力手段のアドレスデーターを
流し、ＤＡＴＡパスラインはイネーブル状態にされてい
る拡張用Ｉ／Ｏボートとの間で受は渡しするデーターを
流す。また、ＣＮ Ｔパスラインはイネーブル状態にさ
れた拡張用Ｉ／Ｏボートに対してシステムリセット信号
を出したり、Ｉ／Ｏボートの入出力モードを決めるデー
ターを流す。これらのパスラインの本数については入出
力手段の数等によって決められる。
及びｌｌ／Ｏボート３０を含む。ユニット内の内部バス
はアドレスバス（ＡＤＲ３）、データーバス（ＤＡＴＡ
）、コントロールバス（ＣＮＴ）からなり、コントロー
ルバスＣＮＴはデコーダー３３によってＩ／Ｏボート向
けとメモリー向けに振り分けられる。なお、本実施例で
は演算回路ユニッ）１を一枚の基板で構成しているが、
複数のＣＰＵ等を使用するシステムでは、この演算回路
ユニフトを複数の基板で構成することも可能である。一
般に、演算回路ユニット内のＣＰＵ２のスピードはパル
ス幅として／Ｏ００ｎｓｅｃから／Ｏ０ｎｓｅｃのパル
スを使用する程度であり、ＣＰＵ２から直接出力される
ＡＤＲ３，ＤＡＴＡ上に、のるパルスも同じ程度の／Ｏ
００ｎｓｅｃから／Ｏ０ｎｓｅｃのパルス幅となる。Ｉ
／Ｏボート３０は、上記の程度の信号スピードを低下さ
せる役目を持つ。すなりち、本実施例ではＩ／Ｏボート
３０からバスラインハーネス３１を外部に引き出してい
るために、上記のスピードの信号パルスをそのままこの
バスラインハーネス上にのせることはパルス技術的に殆
ど不可能に近い。そこでこのＩ／Ｏボート３０によって
上記のスピードの信号パルスを低スピードのパルスに変
換し、バスラインハーネス３１上にのせるようにしてい
る前記バスラインハーネス３１は、６本のＡＤＲＳパス
ライン（ＡＯ−Ａ５）と、−本のＤＡＴＡパスライン（
ＤＯ）と、３本のＣＮＴパスライン（ＩＯＲＤ、ｌ０Ｗ
Ｒ，ＲＥＳ）と４本のＰＷＲ（電源）パスラインとで構
成されている。このうちＡＤＲＳパスラインは、バスラ
インハーネス３１に接続される拡張用Ｉ／Ｏボートとそ
のポートに接続される入出力手段のアドレスデーターを
流し、ＤＡＴＡパスラインはイネーブル状態にされてい
る拡張用Ｉ／Ｏボートとの間で受は渡しするデーターを
流す。また、ＣＮ Ｔパスラインはイネーブル状態にさ
れた拡張用Ｉ／Ｏボートに対してシステムリセット信号
を出したり、Ｉ／Ｏボートの入出力モードを決めるデー
ターを流す。これらのパスラインの本数については入出
力手段の数等によって決められる。
前記、バスラインハーネス３１には、複数の拡張用Ｉ／
Ｏボート５〜７がすべて並列に接続され、各拡張用Ｉ／
Ｏポートには、第２図の従来のシステムと同様に、出力
要素１１．入力手段であるセンサ１３．高圧ユニット１
２等が接続される。
Ｏボート５〜７がすべて並列に接続され、各拡張用Ｉ／
Ｏポートには、第２図の従来のシステムと同様に、出力
要素１１．入力手段であるセンサ１３．高圧ユニット１
２等が接続される。
そして、各拡張用Ｉ／Ｏボート５〜７はそれらの入出力
手段の近傍１に分散配置される。
手段の近傍１に分散配置される。
前記各拡張用Ｉ／Ｏボート５〜７は、その拡張用Ｉ／Ｏ
ポートがボート５のように入出力手段として出力手段（
出力要素）のみが接続されるものであれば、特定の出力
手段を選択するためのデコーダー回路と、出力手段をＯ
ＮにするのかＯＦＦにするのか送られてきたＤＡＴＡバ
スラインハーネスの信号を記憶するラッチ手段と、ラッ
チ出力を負荷となる出力手段に対して送るドライバー回
路とを備えている。また、拡張用Ｉ／Ｏボートがボート
６のように人力手段（センサ１３）のみが接続されてい
るものであれば、そのボートは入力手段を選択するため
の入力チャンネルセレクター回路と、選択された入力手
段の状態をバスラインハーネス３１のＤＡＴＡパスライ
ンに送るためのドライバー回路とを備えている。なお、
このドライバー回路は、出力モードが“Ｌ”、“Ｈ”、
ハイインピーダンスの３つのモードのいずれかに設定さ
れるＩＣを使用し、他の出力ドライバーとデータが競合
するのを防止している。
ポートがボート５のように入出力手段として出力手段（
出力要素）のみが接続されるものであれば、特定の出力
手段を選択するためのデコーダー回路と、出力手段をＯ
ＮにするのかＯＦＦにするのか送られてきたＤＡＴＡバ
スラインハーネスの信号を記憶するラッチ手段と、ラッ
チ出力を負荷となる出力手段に対して送るドライバー回
路とを備えている。また、拡張用Ｉ／Ｏボートがボート
６のように人力手段（センサ１３）のみが接続されてい
るものであれば、そのボートは入力手段を選択するため
の入力チャンネルセレクター回路と、選択された入力手
段の状態をバスラインハーネス３１のＤＡＴＡパスライ
ンに送るためのドライバー回路とを備えている。なお、
このドライバー回路は、出力モードが“Ｌ”、“Ｈ”、
ハイインピーダンスの３つのモードのいずれかに設定さ
れるＩＣを使用し、他の出力ドライバーとデータが競合
するのを防止している。
なお、第１図において３２は電源ユニットであり、演算
回路ユニット１に対して必要な電圧を供給する。
回路ユニット１に対して必要な電圧を供給する。
上記の構成において、演算回路ユニット１と複数の各拡
張用Ｉ／Ｏボート５〜７とは一つのバスラインハーネス
３１によって接続されるだけであって、そのバスライン
ハーネス３１の各パスラインの本数は拡張用Ｉ／Ｏポー
トの数に無関係に固定された数である。したがって、演
算回路ユニット１内のＩ／Ｏボート３０のパスラインド
ライブ能力が充分にあればバスラインハーネス３１には
拡張用Ｉ／Ｏボートをいくつでも並列に接続できるよう
になる。このようにすると、バスラインハーネス３１の
本数は／Ｏ本程度と非常に少ないもので済み、従来のよ
うな／Ｏ０〜２００本のワイヤーハーネスを使用する必
要が全くなくなる。
張用Ｉ／Ｏボート５〜７とは一つのバスラインハーネス
３１によって接続されるだけであって、そのバスライン
ハーネス３１の各パスラインの本数は拡張用Ｉ／Ｏポー
トの数に無関係に固定された数である。したがって、演
算回路ユニット１内のＩ／Ｏボート３０のパスラインド
ライブ能力が充分にあればバスラインハーネス３１には
拡張用Ｉ／Ｏボートをいくつでも並列に接続できるよう
になる。このようにすると、バスラインハーネス３１の
本数は／Ｏ本程度と非常に少ないもので済み、従来のよ
うな／Ｏ０〜２００本のワイヤーハーネスを使用する必
要が全くなくなる。
（ｇ）発明の効果
以上のようにこの発明によれば、演算回路ユニットと各
入出力手段との間のワイヤーハーネス構造をバスライン
ハーネスを使用したものにすることによって、演算回路
ユニットから出るハーネス本数を非常に少なく出来、配
線作業は極めて簡単になり、ハーネスの設置スペースも
非常に少なくなり、保守や点検作業等も非常に容易にな
る利点がある。
入出力手段との間のワイヤーハーネス構造をバスライン
ハーネスを使用したものにすることによって、演算回路
ユニットから出るハーネス本数を非常に少なく出来、配
線作業は極めて簡単になり、ハーネスの設置スペースも
非常に少なくなり、保守や点検作業等も非常に容易にな
る利点がある。
第１図はこの発明の実施例のブロック図を示し、第２図
は従来の制御システムのブロック図を示している。 １−演算回路ユニット、 ３１−バスラインハーネス、 ５〜７−拡張用Ｉ／Ｏポート。
は従来の制御システムのブロック図を示している。 １−演算回路ユニット、 ３１−バスラインハーネス、 ５〜７−拡張用Ｉ／Ｏポート。
Claims (1)
- （１）複数の各入出力手段近傍に拡張用Ｉ／Ｏポートを
分散配置し、これらのＩ／Ｏポートと演算回路ユニット
内のＩ／Ｏポートとをバスラインハーネスにより接続し
たことを特徴とする、バスラインシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081837A JPH02259952A (ja) | 1989-03-31 | 1989-03-31 | バスラインシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081837A JPH02259952A (ja) | 1989-03-31 | 1989-03-31 | バスラインシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02259952A true JPH02259952A (ja) | 1990-10-22 |
Family
ID=13757583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081837A Pending JPH02259952A (ja) | 1989-03-31 | 1989-03-31 | バスラインシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02259952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437592B2 (en) | 2002-10-18 | 2008-10-14 | Sony Corporation | Information processing device using variable operation frequency |
-
1989
- 1989-03-31 JP JP1081837A patent/JPH02259952A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437592B2 (en) | 2002-10-18 | 2008-10-14 | Sony Corporation | Information processing device using variable operation frequency |
| US7793134B2 (en) | 2002-10-18 | 2010-09-07 | Sony Corporation | Information processing apparatus working at variable operating frequency |
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