JPH02260031A - 論理回路 - Google Patents
論理回路Info
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- JPH02260031A JPH02260031A JP8280789A JP8280789A JPH02260031A JP H02260031 A JPH02260031 A JP H02260031A JP 8280789 A JP8280789 A JP 8280789A JP 8280789 A JP8280789 A JP 8280789A JP H02260031 A JPH02260031 A JP H02260031A
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- 238000001514 detection method Methods 0.000 abstract description 36
- 230000000644 propagated effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に二進データな受は同デー
タの最上位（最下位）ビットから数えて何ビット目に最
初の“１″ （０”）があるかを検出する論理回路（以
下、ＳＡＣ検出回路という）に関する。
タの最上位（最下位）ビットから数えて何ビット目に最
初の“１″ （０”）があるかを検出する論理回路（以
下、ＳＡＣ検出回路という）に関する。
ＳＡＣ検出回路は、入力データを所定数だけ右（左）シ
フトする際のシフト量の検出に用いられる。すなわち、
ＳＡＣ検出回路は最初に“１″（０″）が現われるビッ
トの位置を示す情報を出力し、同情報はシフタに供給さ
れる。シフタは同情報にもとづき指定されるビット数だ
け入力データを右（左）方向にシフトするのである。
フトする際のシフト量の検出に用いられる。すなわち、
ＳＡＣ検出回路は最初に“１″（０″）が現われるビッ
トの位置を示す情報を出力し、同情報はシフタに供給さ
れる。シフタは同情報にもとづき指定されるビット数だ
け入力データを右（左）方向にシフトするのである。
したがって、ＳＡＣ検出回路は、入力データの各ビット
が“１″か“０”かを検出することは勿論、′１” （
“Ｏ”）のビットが検出された場合、当該ビットから後
の残りのビットに対しては１”か“０”かにかかわらず
すべて同じ論理レベルの検出出力状態として、最初に“
１” （“０”）が現われるビットに対応する出力のみ
他の出力とは異なる論理レベルとすることが要求される
。この目的のために、所定論理レベルのキャリー信号を
各ビットの論理レベルに応じて後段へ伝播するかどうか
のトランファゲートを設け、同キャリー信号が前段から
伝播された場合のみ対応するビットの論理レベルを検出
する構成が取られている。
が“１″か“０”かを検出することは勿論、′１” （
“Ｏ”）のビットが検出された場合、当該ビットから後
の残りのビットに対しては１”か“０”かにかかわらず
すべて同じ論理レベルの検出出力状態として、最初に“
１” （“０”）が現われるビットに対応する出力のみ
他の出力とは異なる論理レベルとすることが要求される
。この目的のために、所定論理レベルのキャリー信号を
各ビットの論理レベルに応じて後段へ伝播するかどうか
のトランファゲートを設け、同キャリー信号が前段から
伝播された場合のみ対応するビットの論理レベルを検出
する構成が取られている。
この結果として、キャリー伝播制御用トランファゲート
の数は入力データのビット数と同数となる。例えば、１
６ビツトの入力データに対するＳＡＣ検出回路では１６
個ものトランファゲートを必要とする。このため、デー
タ入力からＳＡＣ検出結果が得られるまでの時間が長く
かかり、高速データ処理が実現されない。
の数は入力データのビット数と同数となる。例えば、１
６ビツトの入力データに対するＳＡＣ検出回路では１６
個ものトランファゲートを必要とする。このため、デー
タ入力からＳＡＣ検出結果が得られるまでの時間が長く
かかり、高速データ処理が実現されない。
したがって、本発明の目的は、検出結果を高速に出力し
得るＳＡＣ検出回路を提供することにある。
得るＳＡＣ検出回路を提供することにある。
本発明によるＳＡＣ検出回路としての論理回路は、所定
論理レベルをキャリーを後段に伝播するためのトランフ
ァゲートの制御を、入力データの複数のビットの論理処
理で行ない、当該複数のビットが互いに同一で所定の論
理レベルのときのみトランファゲートをオン（又はオフ
）させることを特徴とする。
論理レベルをキャリーを後段に伝播するためのトランフ
ァゲートの制御を、入力データの複数のビットの論理処
理で行ない、当該複数のビットが互いに同一で所定の論
理レベルのときのみトランファゲートをオン（又はオフ
）させることを特徴とする。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例を示す回路図である。
本実施例では入力データは１６ビツトＡ０乃至ＡｌＢで
なり、ＳＡＣ検出回路２に供給される。また、本実施例
では、入力データの最上位ビットから数えて最初に“１
”となっているビットを検出する。
なり、ＳＡＣ検出回路２に供給される。また、本実施例
では、入力データの最上位ビットから数えて最初に“１
”となっているビットを検出する。
ＳＡＣ検出回路２は複数の検出ユニットを有し、各ユニ
ットは入力データの２ビット分の検出機能を有している
。したがって、２−１乃至２−８として示されるように
８個の検出ユニットが設けられている。検出ユニット２
−１乃至２−８の各々は、二つのデータ入力端子２０，
２１、キャリー入力端子２２、キャリー出力端子２３、
および二つの検出出力端子２４．２５を有する。データ
入力端子２０．２１は入力データの対応する二つのビッ
トがそれぞれ供給される。ユニット２−１乃至２−８の
各々は、さらに、６つのインバータ２６乃至３１、それ
ぞれがＰおよびＮチャンネルＭＯＳトランジスタでなる
二つのトランファゲー）３２，３３、ＰチャンネルＭＯ
８）ランジスタ３４、Ｎチャンネルトランジスタでなる
トランファゲート３５、二人力ＮＯＲゲート３６、およ
び二つのＮＡＮＤゲー）３７．３８を有し、これらは図
示のように接続されている。トランファゲー）３２．３
３はクロックφがハイレベルのとき開き、トランファゲ
ート３４はクロックφの逆相クロックＴで制御され、キ
ャリー入力端子２２をＶＤＤ（論理“１”）にプリチャ
ージする。トランファゲート３５はＮＯＲゲート３６の
出力で開閉が制御される。検出ユニツ）２−１乃至２−
８は、前段のキャリー出力端子２３がその次の段のキャ
リー入力端子２２に接続されるように、直列接続されて
いる。ただし、初段の検出ユニット２−１のキャリー入
力端子２２には、キャリー発生回路１１からキャリーが
入力される。同回路１はＮチャンネルトランジスタ１１
でなり、クロック下によって制御されて論理“０”のキ
ャリーをユニット２−１に供給する。
ットは入力データの２ビット分の検出機能を有している
。したがって、２−１乃至２−８として示されるように
８個の検出ユニットが設けられている。検出ユニット２
−１乃至２−８の各々は、二つのデータ入力端子２０，
２１、キャリー入力端子２２、キャリー出力端子２３、
および二つの検出出力端子２４．２５を有する。データ
入力端子２０．２１は入力データの対応する二つのビッ
トがそれぞれ供給される。ユニット２−１乃至２−８の
各々は、さらに、６つのインバータ２６乃至３１、それ
ぞれがＰおよびＮチャンネルＭＯＳトランジスタでなる
二つのトランファゲー）３２，３３、ＰチャンネルＭＯ
８）ランジスタ３４、Ｎチャンネルトランジスタでなる
トランファゲート３５、二人力ＮＯＲゲート３６、およ
び二つのＮＡＮＤゲー）３７．３８を有し、これらは図
示のように接続されている。トランファゲー）３２．３
３はクロックφがハイレベルのとき開き、トランファゲ
ート３４はクロックφの逆相クロックＴで制御され、キ
ャリー入力端子２２をＶＤＤ（論理“１”）にプリチャ
ージする。トランファゲート３５はＮＯＲゲート３６の
出力で開閉が制御される。検出ユニツ）２−１乃至２−
８は、前段のキャリー出力端子２３がその次の段のキャ
リー入力端子２２に接続されるように、直列接続されて
いる。ただし、初段の検出ユニット２−１のキャリー入
力端子２２には、キャリー発生回路１１からキャリーが
入力される。同回路１はＮチャンネルトランジスタ１１
でなり、クロック下によって制御されて論理“０”のキ
ャリーをユニット２−１に供給する。
ハイレベルのクロックφによって、入力端子２０．２１
の論理レベルは各ユニットに取り込まれる。取り込んだ
二つのデータの少なくとも一方が“１”のときはトラン
ファゲート３５は閉状態となり、一方、両方とも“０″
のときは開状態となる。このとき、トランジスタ３４は
オンであるから各ユニットのキャリー入力端子２２は論
理“１”にプリチャージされ、出力端子２４．２５は取
り込んだデータの論理レベルにかかわらず論理“１”と
なる。クロックφがロウレベルに反転すると、トランフ
ァゲー）３２．３３は閉じ、トランジスタ３４はオフと
なる。一方、キャリー発生回路１は“０″のキャリーを
ユニット２−１のキャリー入力端子２２に供給する。し
たがって、ユニット２−１においては、出力端子２４，
２５の論理レベルは取り込んだ入力データに応じて変化
する。取り込んだデータが両方とも“０”のときは、二
つの出力端子２４．２５は“１”のままであり、また、
′０”のキャリーはトランファゲート３５、キャリー出
力端子２３を介して次段のユニット２−２に伝播される
。このユニット２−３において取り込んだデータが両方
とも０”のときは０”のキャリーはさらに次の段に伝播
される。各ユニット２−１乃至２−８において、キャリ
ー入力端子２２が“０″のときその出力端子２４．２５
の論理レベルはｌ取り込んだデータに応じて変化する。
の論理レベルは各ユニットに取り込まれる。取り込んだ
二つのデータの少なくとも一方が“１”のときはトラン
ファゲート３５は閉状態となり、一方、両方とも“０″
のときは開状態となる。このとき、トランジスタ３４は
オンであるから各ユニットのキャリー入力端子２２は論
理“１”にプリチャージされ、出力端子２４．２５は取
り込んだデータの論理レベルにかかわらず論理“１”と
なる。クロックφがロウレベルに反転すると、トランフ
ァゲー）３２．３３は閉じ、トランジスタ３４はオフと
なる。一方、キャリー発生回路１は“０″のキャリーを
ユニット２−１のキャリー入力端子２２に供給する。し
たがって、ユニット２−１においては、出力端子２４，
２５の論理レベルは取り込んだ入力データに応じて変化
する。取り込んだデータが両方とも“０”のときは、二
つの出力端子２４．２５は“１”のままであり、また、
′０”のキャリーはトランファゲート３５、キャリー出
力端子２３を介して次段のユニット２−２に伝播される
。このユニット２−３において取り込んだデータが両方
とも０”のときは０”のキャリーはさらに次の段に伝播
される。各ユニット２−１乃至２−８において、キャリ
ー入力端子２２が“０″のときその出力端子２４．２５
の論理レベルはｌ取り込んだデータに応じて変化する。
すなわち、入力端子２０からのデータが“１”のときは
、出力端子２４は“０”に反転し、出力端子２５は端子
２１からのデータの論理レベルにかかわらず“１”を維
持する。一方、端子２０．２１からのデータが“０１″
のときは出力端子２４．２５は“１０″となる。ここで
、取り込んだデータの少なくとも一方が“１”のとき、
トランファゲート３５は閉状態となっているので“０”
のキャリーはもはや次の段のユニットには伝播されない
。キャリー入力端子２２は“１′に保持される。したが
って、最初に“１”となっているビットのデータを取り
込んだユニットから後の残りのユニットにおいてはすべ
て出力端子２４，２５は“１″に維持される。かくして
、ＳＡＣ検出回路２は、入力データの最上位ビットから
数えて最初に“１”となってビットの位置を示す情報が
得られる。例えば、０１×××××××××××××Ｘ
″（“×”は“０”でも１”でもよいことを示す）の入
力データが供給された場合、ＳＡＣ検出回路２は、“１
０１１ １１１１ １１１１ １１１１”の情報を出力
する。しかも、１６ビツトの入力データに対し、キャリ
ー伝播制御のためのトランファゲート３５は８個だけで
あるので、入力データのサンプリングから検出情報の出
力までの時間が短縮されている。
、出力端子２４は“０”に反転し、出力端子２５は端子
２１からのデータの論理レベルにかかわらず“１”を維
持する。一方、端子２０．２１からのデータが“０１″
のときは出力端子２４．２５は“１０″となる。ここで
、取り込んだデータの少なくとも一方が“１”のとき、
トランファゲート３５は閉状態となっているので“０”
のキャリーはもはや次の段のユニットには伝播されない
。キャリー入力端子２２は“１′に保持される。したが
って、最初に“１”となっているビットのデータを取り
込んだユニットから後の残りのユニットにおいてはすべ
て出力端子２４，２５は“１″に維持される。かくして
、ＳＡＣ検出回路２は、入力データの最上位ビットから
数えて最初に“１”となってビットの位置を示す情報が
得られる。例えば、０１×××××××××××××Ｘ
″（“×”は“０”でも１”でもよいことを示す）の入
力データが供給された場合、ＳＡＣ検出回路２は、“１
０１１ １１１１ １１１１ １１１１”の情報を出力
する。しかも、１６ビツトの入力データに対し、キャリ
ー伝播制御のためのトランファゲート３５は８個だけで
あるので、入力データのサンプリングから検出情報の出
力までの時間が短縮されている。
第１図の構成において、当業者であれば、同じ機能を得
るためにＮＯＲ，ＮＡＮＤゲートを他のゲートにおき換
えたり、プリチャージレベルやトランファゲート３５の
開閉状態を適宜変更し得る。
るためにＮＯＲ，ＮＡＮＤゲートを他のゲートにおき換
えたり、プリチャージレベルやトランファゲート３５の
開閉状態を適宜変更し得る。
また、３ビツト分以上の検出機能も可能であり、この場
合はトランファゲート３５の数はより少なくなる。
合はトランファゲート３５の数はより少なくなる。
第２図に、第１図で示したＳＡＣ検出回路２を用いたシ
フトデータ発生回路を示す。第１図と同一構成は同じ番
号を示して説明を省略する。ＳＡＣ検出回路２における
８個の検出ユニット２−１乃至２−８の出力２４．２５
は、初段のユニット２−１の出力２４を除いて、シフト
量変換回路４に供給される。同回路４は４つのＮＡＮＤ
ゲート４１乃至４４を有し、ＳＡＣ検出回路２からの１
６ビツト情報を４ビツトのシフト量情報ＳＡＯ乃至ＳＡ
３に変換するように、各ゲート４１乃至４４の入力は検
出ユニット２−１乃至２−８の出力に選択的に接続され
ている。第２図の回路は、さらに零検出回路５を有し、
同回路５はＰチャンネルＭＯ８）ランジスタ５１、イン
バータ５２を有する。インバータ５２の入力は最段ユニ
ット２−８のキャリー出力端子２３に接続され、その出
力は第５の情報ＳＡ４として取り出される。すなわち、
入力データのピッ）Ａｏ乃至Ａ （６がすべて“０”の
とき、′０”のキャリーが零検出回路５に伝播されるの
で、同回路５はＳＡ４を“１″にして入力データのすべ
てのビットＡ０乃至Ａｓｓが“０”であることを通知す
る。入力データが０１ｘｘ ｘｘｘｘ ｘｘｘｘ
ｘｘｘｘ”であるとすると、ＳＡＣ検出回路２の出力
は１０１１１１１１ １１１１ １１１１”であるから
、ＳＡＯ乃至ＳＡ４は“１００００”となり、１ビツト
だけシフトすることを指定する。入力データが“１××
× Ｘ××× ×××× ××××”のときは、ＳＡＣ
検出回路２の出力は“０１１１１１１１ １１１１ １
１１１”であって初段ユニット２−１の出力２４は用い
られていないので、ＳＡＯ乃至ＳＡ４はすべて０”とな
り、シフト数が零であることを通知する。なお、変換回
路４はＳＡＣ検出回路２のすべての出力を入力として同
出力のうち“０”のビット位置を４ビツトの情報に変換
するようにしてもよい。
フトデータ発生回路を示す。第１図と同一構成は同じ番
号を示して説明を省略する。ＳＡＣ検出回路２における
８個の検出ユニット２−１乃至２−８の出力２４．２５
は、初段のユニット２−１の出力２４を除いて、シフト
量変換回路４に供給される。同回路４は４つのＮＡＮＤ
ゲート４１乃至４４を有し、ＳＡＣ検出回路２からの１
６ビツト情報を４ビツトのシフト量情報ＳＡＯ乃至ＳＡ
３に変換するように、各ゲート４１乃至４４の入力は検
出ユニット２−１乃至２−８の出力に選択的に接続され
ている。第２図の回路は、さらに零検出回路５を有し、
同回路５はＰチャンネルＭＯ８）ランジスタ５１、イン
バータ５２を有する。インバータ５２の入力は最段ユニ
ット２−８のキャリー出力端子２３に接続され、その出
力は第５の情報ＳＡ４として取り出される。すなわち、
入力データのピッ）Ａｏ乃至Ａ （６がすべて“０”の
とき、′０”のキャリーが零検出回路５に伝播されるの
で、同回路５はＳＡ４を“１″にして入力データのすべ
てのビットＡ０乃至Ａｓｓが“０”であることを通知す
る。入力データが０１ｘｘ ｘｘｘｘ ｘｘｘｘ
ｘｘｘｘ”であるとすると、ＳＡＣ検出回路２の出力
は１０１１１１１１ １１１１ １１１１”であるから
、ＳＡＯ乃至ＳＡ４は“１００００”となり、１ビツト
だけシフトすることを指定する。入力データが“１××
× Ｘ××× ×××× ××××”のときは、ＳＡＣ
検出回路２の出力は“０１１１１１１１ １１１１ １
１１１”であって初段ユニット２−１の出力２４は用い
られていないので、ＳＡＯ乃至ＳＡ４はすべて０”とな
り、シフト数が零であることを通知する。なお、変換回
路４はＳＡＣ検出回路２のすべての出力を入力として同
出力のうち“０”のビット位置を４ビツトの情報に変換
するようにしてもよい。
以上説明したように本発明は、１検出ユニット回路に複
数ビット分の検出機能を有することによりユニット回路
の数を減らし、キャリーが通過するトランジスターの数
を減らせるため、データ入力からＳＡＣ検出結果出力ま
でに有する時間を従来に比べ短縮する事ができる効果が
ある。
数ビット分の検出機能を有することによりユニット回路
の数を減らし、キャリーが通過するトランジスターの数
を減らせるため、データ入力からＳＡＣ検出結果出力ま
でに有する時間を従来に比べ短縮する事ができる効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を用いたシフト数発生回路の回路図である。 代理人 弁理士 内 原 晋
図の回路を用いたシフト数発生回路の回路図である。 代理人 弁理士 内 原 晋
Claims (1)
- 入力データの各ビットの論理レベルを検出するとともに
、所定論理レベルのキャリーの伝播を入力データの各ビ
ットの論理レベルに応じて制御することにより、前記入
力データの最上位（又は最下位）ビットから数えて最初
に特定の論理レベルをとるビットの位置を現わす情報を
出力する論理回路において、前記キャリーの伝播路に挿
入されるトランファゲートの開閉を前記入力データのう
ちの複数のビットの論理レベルによって制御することを
特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082807A JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082807A JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260031A true JPH02260031A (ja) | 1990-10-22 |
| JP3026268B2 JP3026268B2 (ja) | 2000-03-27 |
Family
ID=13784682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1082807A Expired - Lifetime JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026268B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410029A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 先行１検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
-
1989
- 1989-03-31 JP JP1082807A patent/JP3026268B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217419A (ja) * | 1987-03-05 | 1988-09-09 | Nec Ic Microcomput Syst Ltd | キヤリ−の伝達が行なわれるデジタル回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410029A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 先行１検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3026268B2 (ja) | 2000-03-27 |
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