JPH02260443A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02260443A JPH02260443A JP1083172A JP8317289A JPH02260443A JP H02260443 A JPH02260443 A JP H02260443A JP 1083172 A JP1083172 A JP 1083172A JP 8317289 A JP8317289 A JP 8317289A JP H02260443 A JPH02260443 A JP H02260443A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体基板、特に、化合物半導体基板上に素
子を形成してなる半導体装置、例えば、ＭＭＩＣ（マイ
クロウェーブモノリシックＩＣ）およびその製造方法に
関し、さらに詳しくは、半導体基板を薄くした際に、半
導体装置の機械的強度を高めるために該半導体基板の側
面に形成されるメタライズ（金属層）の構造および製造
方法に関する。
子を形成してなる半導体装置、例えば、ＭＭＩＣ（マイ
クロウェーブモノリシックＩＣ）およびその製造方法に
関し、さらに詳しくは、半導体基板を薄くした際に、半
導体装置の機械的強度を高めるために該半導体基板の側
面に形成されるメタライズ（金属層）の構造および製造
方法に関する。
［従来の技術］
この種の半導体装置の製造手順を、第２図に基づいて説
明する。
明する。
先ず、第２図（Ａ）に示されるように、トランジスタや
コンデンサなどの素子１．２が形成された半導体基板、
例えば、Ｇａ Ａｓ基板３を、フォトエツチング工程に
移し、チップ分離すべき箇所（スクライブライン）以外
の部分がすべてフォトレジストで覆われるように、レジ
ストパターンを形成してドライエツチング法によってＧ
ａ Ａｓ基板３にスクライブ用の溝５を形成する。この
溝５の深さは、最終的に得られる半導体装置の基板の厚
さとは伊等しい深さ、例えば、２０〜３０μｍに選ばれ
る。その後、マスクとして使用したフォトレジストを第
２図（Ｂ）に示されるように除去する。
コンデンサなどの素子１．２が形成された半導体基板、
例えば、Ｇａ Ａｓ基板３を、フォトエツチング工程に
移し、チップ分離すべき箇所（スクライブライン）以外
の部分がすべてフォトレジストで覆われるように、レジ
ストパターンを形成してドライエツチング法によってＧ
ａ Ａｓ基板３にスクライブ用の溝５を形成する。この
溝５の深さは、最終的に得られる半導体装置の基板の厚
さとは伊等しい深さ、例えば、２０〜３０μｍに選ばれ
る。その後、マスクとして使用したフォトレジストを第
２図（Ｂ）に示されるように除去する。
次に、再び、フォトエツチング工程に移し、第２図（Ｃ
）に示されるように、スクライブ用の溝５の部分が露出
し、かつ、素子１．２の部分がフォトレジスト１０で覆
われるようにレジストパターンを形成する。そして、後
の電気メッキ工程で必要となる給電層６を、スパッタリ
ング法によって第２図（Ｄ）に示されるように、全面に
形成する。
）に示されるように、スクライブ用の溝５の部分が露出
し、かつ、素子１．２の部分がフォトレジスト１０で覆
われるようにレジストパターンを形成する。そして、後
の電気メッキ工程で必要となる給電層６を、スパッタリ
ング法によって第２図（Ｄ）に示されるように、全面に
形成する。
さらに、もう−度、フォトエツチング工程に移し、電気
メッキの際にメタライズの成長を阻止するための壁とな
るフォトレジスト１１によるパターンを第２図（Ｅ）に
示されるように基板３の表面に形成する。
メッキの際にメタライズの成長を阻止するための壁とな
るフォトレジスト１１によるパターンを第２図（Ｅ）に
示されるように基板３の表面に形成する。
次に、給電層６が露出している部分に、電気メッキ法に
よって第２１ｎ（Ｆ）に示されるようにメッキ、すなわ
ち、機械的強度を高めるためのメタライズ（金属層）７
を形成し、そして、第２図（Ｇ）に示されるように、不
要な上層のフォトレジスト１１、給電層６および下層の
フォトレジスト１０を除去し、さらに、スクライブ用の
溝５に′沿って分割することにより、基板３の側面にメ
タライズ７が形成された半導体装置が得られることにな
る。
よって第２１ｎ（Ｆ）に示されるようにメッキ、すなわ
ち、機械的強度を高めるためのメタライズ（金属層）７
を形成し、そして、第２図（Ｇ）に示されるように、不
要な上層のフォトレジスト１１、給電層６および下層の
フォトレジスト１０を除去し、さらに、スクライブ用の
溝５に′沿って分割することにより、基板３の側面にメ
タライズ７が形成された半導体装置が得られることにな
る。
［発明が解決しようとする課題］
このような従来例の半導体装置では、側面のメタライズ
７が、第２図（Ｇ）に示されるように、表面側に張り出
した構造となり、このため、ワイヤボンディングなどを
行う際に、ワイヤがメタライズ７に接触しないように素
子１．２を側面から離して形成しなければならず、その
分生導体装置のサイズが大きくなる。また、半導体装置
を取り付は台、いわゆる、キャリアに半田で固定する際
に、半田がメタライズ７を伝って基板表面にまで達し、
素子１．２を破壊する場合があるという難点もある。
７が、第２図（Ｇ）に示されるように、表面側に張り出
した構造となり、このため、ワイヤボンディングなどを
行う際に、ワイヤがメタライズ７に接触しないように素
子１．２を側面から離して形成しなければならず、その
分生導体装置のサイズが大きくなる。また、半導体装置
を取り付は台、いわゆる、キャリアに半田で固定する際
に、半田がメタライズ７を伝って基板表面にまで達し、
素子１．２を破壊する場合があるという難点もある。
さらに、従来の製造方法では、基板表面に、例えば、２
０〜３０μｍものスクライブ用の溝５を形成した後にフ
ォトエッチング工程を繰り返して行わねばならず、フォ
トレジスト塗膜の不拘−現像後溝内に発生するレジスト
残渣などの問題が生じるとともに、歩留まりの低下や工
程数が多いために製造に時間がかかるなどの難点がある
。
０〜３０μｍものスクライブ用の溝５を形成した後にフ
ォトエッチング工程を繰り返して行わねばならず、フォ
トレジスト塗膜の不拘−現像後溝内に発生するレジスト
残渣などの問題が生じるとともに、歩留まりの低下や工
程数が多いために製造に時間がかかるなどの難点がある
。
本発明は、上述の技術的課題を解決し、半導体装置の信
頼性を高めるとともに、製造時における歩留まりの向上
および製造に要する時間を短縮することを目的とする。
頼性を高めるとともに、製造時における歩留まりの向上
および製造に要する時間を短縮することを目的とする。
［課題を解決するための手段］
上述の目的を達成するために、請求項１に記載の本発明
の半導体装置では、半導体基板上に素子が形成された半
導体装置の機械的強度を高めるためのメタライズが、前
記半導体基板上に張り出さないように咳半導体基板の側
面のみに形成されるようにしている。
の半導体装置では、半導体基板上に素子が形成された半
導体装置の機械的強度を高めるためのメタライズが、前
記半導体基板上に張り出さないように咳半導体基板の側
面のみに形成されるようにしている。
また、請求項２に記載の本発明の半導体装置の製造方法
では、半導体基板上の素子を覆うようにレジストを形成
する工程と、前記レジストをマスクとしてウェットエツ
チングによりスクライブ用の溝を形成する工程と、無電
解メッキ法によって前記スクライブ用の溝のみに給電層
を形成する工程と、前記給電層上に電気メッキ法によっ
てメタライズを形成する工程と、前記レノストを除去す
る工程と、前記スクライブ用の溝に沿って分割する工程
とを含んでいる。
では、半導体基板上の素子を覆うようにレジストを形成
する工程と、前記レジストをマスクとしてウェットエツ
チングによりスクライブ用の溝を形成する工程と、無電
解メッキ法によって前記スクライブ用の溝のみに給電層
を形成する工程と、前記給電層上に電気メッキ法によっ
てメタライズを形成する工程と、前記レノストを除去す
る工程と、前記スクライブ用の溝に沿って分割する工程
とを含んでいる。
［作用］
本発明の半導体装置では、メタライズが半導体基板上に
張り出していないので、半導体基板−Ｅの素子を従来例
のように側面から離した位置に形成する必要がなく、し
たがって、半導体装置のサイズを従来よりも小さくする
ことが可能となり、また、半導体装置を半田によってキ
ャリアに固定する場合に、半田がメタライズを伝って表
面まで上がってきて素子を破壊するといったことが防止
される。
張り出していないので、半導体基板−Ｅの素子を従来例
のように側面から離した位置に形成する必要がなく、し
たがって、半導体装置のサイズを従来よりも小さくする
ことが可能となり、また、半導体装置を半田によってキ
ャリアに固定する場合に、半田がメタライズを伝って表
面まで上がってきて素子を破壊するといったことが防止
される。
また、本発明の半導体装置の製造方法では、スクライブ
用の溝を形成した後には、フォトエツチング工程を通す
必要がないので、製造工程が簡素化され、従来例のよう
に、フォトエツチング工程におけるフォトレジスト塗膜
の不均一、溝内に発生するレジスト残渣などの問題、あ
るいは、歩留まり低下や製造に時間がかかるといった問
題も解消されることになる。
用の溝を形成した後には、フォトエツチング工程を通す
必要がないので、製造工程が簡素化され、従来例のよう
に、フォトエツチング工程におけるフォトレジスト塗膜
の不均一、溝内に発生するレジスト残渣などの問題、あ
るいは、歩留まり低下や製造に時間がかかるといった問
題も解消されることになる。
［実施例］
以下、図面によって本発明の実施例について、詳細に説
明する。
明する。
第１図は、本発明の一実施例の半導体装置を製造するた
めの方法を示す断面図であり、第２図の従来例に対応す
る部分には、同一の参照符を付す。
めの方法を示す断面図であり、第２図の従来例に対応す
る部分には、同一の参照符を付す。
先ず、第１図（Ａ）に示されるように、トランジスタや
コンデンサなどの素子１．２が形成された半導体基板、
例えば、Ｇａ Ａｓ基板３を、フォトエツチング工程に
移し、第１図（Ｂ）に示されるように、チップ分離すべ
き箇所（スクライブライン）以外の部分がすべてフォト
レジスト４で覆われるように、レジストパターンを形成
する。このフォトレジスト４としては、次工程のウェッ
トエツチングおよびメッキ液に対して耐性のあるもの、
例えば、環化ゴム系のフォトレジストが用いられる。
コンデンサなどの素子１．２が形成された半導体基板、
例えば、Ｇａ Ａｓ基板３を、フォトエツチング工程に
移し、第１図（Ｂ）に示されるように、チップ分離すべ
き箇所（スクライブライン）以外の部分がすべてフォト
レジスト４で覆われるように、レジストパターンを形成
する。このフォトレジスト４としては、次工程のウェッ
トエツチングおよびメッキ液に対して耐性のあるもの、
例えば、環化ゴム系のフォトレジストが用いられる。
次に、フォトレジスト４をマスクとしてウェットエツチ
ングを行い、第１図（Ｃ）に示されるようにスクライブ
用の溝５を形成する。本発明方法では、従来のドライエ
ツチングに代えてウェットエツチングによってスクライ
ブ用の溝５を形成するようにしているが、その理由は、
ドライエツチングのようにレジスト残渣が溝５内に発生
しないこと、フォトレジスト４の端からアンダーカット
が入って溝５が形成されること、さらには、フォトレジ
スト４を後続の工程でそのまま利用できるためである。
ングを行い、第１図（Ｃ）に示されるようにスクライブ
用の溝５を形成する。本発明方法では、従来のドライエ
ツチングに代えてウェットエツチングによってスクライ
ブ用の溝５を形成するようにしているが、その理由は、
ドライエツチングのようにレジスト残渣が溝５内に発生
しないこと、フォトレジスト４の端からアンダーカット
が入って溝５が形成されること、さらには、フォトレジ
スト４を後続の工程でそのまま利用できるためである。
次に、無電解メッキを行って第１図（Ｄ）に示されるよ
うに、スクライブ用の溝５の内壁だけに金やニッケルな
どからなる給電層６を形成する。
うに、スクライブ用の溝５の内壁だけに金やニッケルな
どからなる給電層６を形成する。
無電解メッキ法では、処理の条件を適当に設定すること
により、フォトレジスト４に給電層６を成長させること
なく、半導体基板３のみに給電層６を成長させることが
可能である。
により、フォトレジスト４に給電層６を成長させること
なく、半導体基板３のみに給電層６を成長させることが
可能である。
そして、第１図（Ｅ）に示されるように、給電層６上に
電気メッキ法によって、例えば、金やニッケルからなる
メタライズ７を形成する。このとき、スクライブ用の溝
５を形成する際にできたアンダーカットによってフォト
レジスト４がメタライズ７の成長を阻止する壁となり、
メタライズ７が基板３の表面まで延びることがない。
電気メッキ法によって、例えば、金やニッケルからなる
メタライズ７を形成する。このとき、スクライブ用の溝
５を形成する際にできたアンダーカットによってフォト
レジスト４がメタライズ７の成長を阻止する壁となり、
メタライズ７が基板３の表面まで延びることがない。
次に、第１図（Ｆ）に示されるように、不要となったフ
ォトレジスト４を除去し、さらに、スクライブ用の溝５
に沿って分割することにより、メタライズ７が、Ｇａ
Ａｓ基板３上に張り出すことなく、該基板３の側面のみ
に形成された半導体装置を得ることになる。
ォトレジスト４を除去し、さらに、スクライブ用の溝５
に沿って分割することにより、メタライズ７が、Ｇａ
Ａｓ基板３上に張り出すことなく、該基板３の側面のみ
に形成された半導体装置を得ることになる。
このように本発明の半導体装置では、第１図（Ｆ）に示
されるように、その機械的強度を高めるためのメタライ
ズ７が、半導体装置の表面側に張り出すことなく、その
側面のみに形成されるので、半導体基板上の素子１．２
を従来例のように側面から離した位置に形成する必要が
なく、したがって、半導体装置のサイズを従来よりも小
さくすることが可能となる。また、半導体装置を半田に
よってキャリアに固定する場合に、半田がメタライズを
伝って表面まで上がってきて素子１．２を破壊するとい
ったことが防止される。
されるように、その機械的強度を高めるためのメタライ
ズ７が、半導体装置の表面側に張り出すことなく、その
側面のみに形成されるので、半導体基板上の素子１．２
を従来例のように側面から離した位置に形成する必要が
なく、したがって、半導体装置のサイズを従来よりも小
さくすることが可能となる。また、半導体装置を半田に
よってキャリアに固定する場合に、半田がメタライズを
伝って表面まで上がってきて素子１．２を破壊するとい
ったことが防止される。
また、本発明の製造方法では、第２図の従来例に比べて
工程数を大幅に低減することが可能になるとともに、ス
クライブ用の溝５を形成した後には、フォトエツチング
工程を一度も通す必要がないので、従来例のように、フ
ォトエツチング工程におけるフォトレジスト塗膜の不均
一、溝内に発生するレノスト残渣などの問題、あるいは
、歩留まり低下や製造に時間がかかるといった問題も解
消されることになる。
工程数を大幅に低減することが可能になるとともに、ス
クライブ用の溝５を形成した後には、フォトエツチング
工程を一度も通す必要がないので、従来例のように、フ
ォトエツチング工程におけるフォトレジスト塗膜の不均
一、溝内に発生するレノスト残渣などの問題、あるいは
、歩留まり低下や製造に時間がかかるといった問題も解
消されることになる。
上述の実施例では、スクライブ用の溝５内に無電解メッ
キ法によって給電層６を形成した後、さらに、機械的強
度を高めるために、電気メッキ法によってメタライズ７
を形成するようにしているけれども、給電層６の厚みを
厚くすることにより、給電層６をメタライズ７として兼
用してもよい。
キ法によって給電層６を形成した後、さらに、機械的強
度を高めるために、電気メッキ法によってメタライズ７
を形成するようにしているけれども、給電層６の厚みを
厚くすることにより、給電層６をメタライズ７として兼
用してもよい。
［発明の効果］
以上のように本発明の半導体装置では、メタライズが半
導体基板上に張り出していないので、半導体基板との素
子を従来例のように側面から離した位置に形成する必要
がなく、半導体装置のサイズを小さくすることが可能と
なり、また、半導体装置を半田によってキャリアに固定
する場合に、素子が破壊されるといったことが防止され
る。
導体基板上に張り出していないので、半導体基板との素
子を従来例のように側面から離した位置に形成する必要
がなく、半導体装置のサイズを小さくすることが可能と
なり、また、半導体装置を半田によってキャリアに固定
する場合に、素子が破壊されるといったことが防止され
る。
また、本発明の半導体装置の製造方法では、スクライブ
用の溝を形成した後には、フォトエツチング工程を通す
必要がないので、製造工程が簡素化され、歩留まりが向
上し、製造時間も大幅に短縮されることになる。
用の溝を形成した後には、フォトエツチング工程を通す
必要がないので、製造工程が簡素化され、歩留まりが向
上し、製造時間も大幅に短縮されることになる。
第１図は本発明の一実施例の製造方法を示す断面図、第
２図は従来例の製造方法を示す断面図である。 １．２・・・素子、３・・・Ｇａ Ａｓ基板、４・・・
フォトレジスト、５・・・スクライブ用の溝、６・・給
電層、７・・・メタライズ。
２図は従来例の製造方法を示す断面図である。 １．２・・・素子、３・・・Ｇａ Ａｓ基板、４・・・
フォトレジスト、５・・・スクライブ用の溝、６・・給
電層、７・・・メタライズ。
Claims (2)
- （１）半導体基板上に素子が形成された半導体装置の機
械的強度を高めるためのメタライズ（金属層）が、前記
半導体基板上に張り出さないように該半導体基板の側面
のみに形成されることを特徴とする半導体装置。 - （２）半導体基板上の素子を覆うようにレジストを形成
する工程と、前記レジストをマスクとしてウェットエッ
チングによりスクライブ用の溝を形成する工程と、無電
解メッキ法によって前記スクライブ用の溝のみに給電層
を形成する工程と、前記給電層上に電気メッキ法によっ
てメタライズを形成する工程と、前記レジストを除去す
る工程と、前記スクライブ用の溝に沿って分割する工程
とを含む前記請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317289A JPH07120643B2 (ja) | 1989-03-30 | 1989-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317289A JPH07120643B2 (ja) | 1989-03-30 | 1989-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260443A true JPH02260443A (ja) | 1990-10-23 |
| JPH07120643B2 JPH07120643B2 (ja) | 1995-12-20 |
Family
ID=13794863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317289A Expired - Lifetime JPH07120643B2 (ja) | 1989-03-30 | 1989-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120643B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| US20160279723A1 (en) * | 2015-03-23 | 2016-09-29 | Fanuc Corporation | Workpiece fixing jig used in wire electric discharge machine |
-
1989
- 1989-03-30 JP JP8317289A patent/JPH07120643B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US5998238A (en) * | 1994-10-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| US6603190B2 (en) | 1999-05-18 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US20160279723A1 (en) * | 2015-03-23 | 2016-09-29 | Fanuc Corporation | Workpiece fixing jig used in wire electric discharge machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120643B2 (ja) | 1995-12-20 |
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