JPS6031245A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6031245A JPS6031245A JP58140828A JP14082883A JPS6031245A JP S6031245 A JPS6031245 A JP S6031245A JP 58140828 A JP58140828 A JP 58140828A JP 14082883 A JP14082883 A JP 14082883A JP S6031245 A JPS6031245 A JP S6031245A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- lead
- bonding
- bumps
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/231—Shapes
- H10W72/234—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/247—Dispositions of multiple bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の構造に関するものであり、特に
、テープ自動ボンディング（Ｔａｐｅ Ａｕｔｏ−ｍａ
ｔｅｃＬ Ｂｏｎｄｉｎｇ＝＝ＴＡ１１）用の半導体集
積回路装Ｒ（ＩＣ）のポンディングパッドの構造に関す
るものである。
、テープ自動ボンディング（Ｔａｐｅ Ａｕｔｏ−ｍａ
ｔｅｃＬ Ｂｏｎｄｉｎｇ＝＝ＴＡ１１）用の半導体集
積回路装Ｒ（ＩＣ）のポンディングパッドの構造に関す
るものである。
現在、ＩＣは大型電子計９機等の装置への実装密度向上
のため、従来のワイヤボンディングによるＩＣケースへ
のベレット制止およびＩＣケースのプリント板への実装
法に代わって、’ｌ’ＡＩ３法によるセラミック基板へ
の複数個のＩＣベレットの実装法が多用されてきている
。また、ＴＡＢ法は、ボンディングが−回そ済むため、
工１９低減の意味でも注目されている。
のため、従来のワイヤボンディングによるＩＣケースへ
のベレット制止およびＩＣケースのプリント板への実装
法に代わって、’ｌ’ＡＩ３法によるセラミック基板へ
の複数個のＩＣベレットの実装法が多用されてきている
。また、ＴＡＢ法は、ボンディングが−回そ済むため、
工１９低減の意味でも注目されている。
このＴＡＢ法に使用するＩＣベレットは、チップと外部
電極としてのリードフレームの間のクリアランスをとる
ため、ポンディングパッドの高さを基板より２０〜３０
μｍに高くした、いわゆるバンプ構造とする必要がある
。
電極としてのリードフレームの間のクリアランスをとる
ため、ポンディングパッドの高さを基板より２０〜３０
μｍに高くした、いわゆるバンプ構造とする必要がある
。
第１図ないし第３図は本発明に係るバンプ電極を製造工
程について示す断面図および上面図である。まず第１図
（ａ）の断面図に示すように、半導体基板ｌ内に半導体
素子を形成した後、表面の薄い絶縁膜２にコンタクト窓
を開孔し、アルミニウムを被着させ、内部配線パターン
およびパッド３を形成する。次に、アルミニウムバッド
３との接着層として、チタニウム４および金メッキの下
地金属層として白金５をそれぞれ被着させ、バンクパタ
ーンを形成する。このパターニングには、通常、フォト
レジストを利用したリフトオフ法が採用されている。次
に第２図（ａｌの断面図および同図（ｂ）の平面図に示
すように、フォトレジスト６をマスクに午を白金の上に
メッキしてバンプ７を形成した後、フォトレジスト６を
除去し、つぎに第３図の断面図のように、保護嘆として
ポリイミド膜８を被着およびパターニングし、個々のペ
レットにダイシングした後に、リードフレーム９とバン
プ７を熱圧着ボンディング、（内部リードボンディング
少する。
程について示す断面図および上面図である。まず第１図
（ａ）の断面図に示すように、半導体基板ｌ内に半導体
素子を形成した後、表面の薄い絶縁膜２にコンタクト窓
を開孔し、アルミニウムを被着させ、内部配線パターン
およびパッド３を形成する。次に、アルミニウムバッド
３との接着層として、チタニウム４および金メッキの下
地金属層として白金５をそれぞれ被着させ、バンクパタ
ーンを形成する。このパターニングには、通常、フォト
レジストを利用したリフトオフ法が採用されている。次
に第２図（ａｌの断面図および同図（ｂ）の平面図に示
すように、フォトレジスト６をマスクに午を白金の上に
メッキしてバンプ７を形成した後、フォトレジスト６を
除去し、つぎに第３図の断面図のように、保護嘆として
ポリイミド膜８を被着およびパターニングし、個々のペ
レットにダイシングした後に、リードフレーム９とバン
プ７を熱圧着ボンディング、（内部リードボンディング
少する。
ところで、上述の第２図（ａ）、 （＋））に見られる
ように、メッキされた金バンプ７の周辺から約２０〜３
０μｎ１内側の中央部分は、周辺部分より、くぼんだ構
造となる。この現象はメッキ時のエッチ効果と考えられ
、この原因の詳細ｔよ不明であるが、メッキ液の劣化が
進む程この現象が顕著になり、中央部と周辺部のバンプ
高低差が大きくなることがわかっている。仁の様な構造
のバンプは、リードフレームの構造が銅に金メッキした
ものである場合は、内部リードボンディング時の荷重を
大きくでき、多少バンプ中央部がくぼんでいても圧力に
よシバンブ周辺がつぶされて平坦になシ、ノぐンプとリ
ードフレームとの接着面積は太きくなるためボンディン
グ強度的にはあまり問題にならないが、バンプの高低差
が４１めて大きい場合や、リードフレームの構造が銅に
すずメッキしたものである場合、バンプの金とリードフ
レームの４１ｊ、の合金の溶は落ち防止のためボ／グイ
ング荷重は小さくしなければならず、バングのくぼみは
ほぼそのままとなり、バンプとリードフレームの接着面
積が小さくなり、ボンディング強度が小さくなるという
欠点があった。まだ、バンプの高低差が太きいものはメ
ッキ直稜に不良に巳なけれ（ハ）ならず、ＩＣの歩留が
低下するという欠点があった。
ように、メッキされた金バンプ７の周辺から約２０〜３
０μｎ１内側の中央部分は、周辺部分より、くぼんだ構
造となる。この現象はメッキ時のエッチ効果と考えられ
、この原因の詳細ｔよ不明であるが、メッキ液の劣化が
進む程この現象が顕著になり、中央部と周辺部のバンプ
高低差が大きくなることがわかっている。仁の様な構造
のバンプは、リードフレームの構造が銅に金メッキした
ものである場合は、内部リードボンディング時の荷重を
大きくでき、多少バンプ中央部がくぼんでいても圧力に
よシバンブ周辺がつぶされて平坦になシ、ノぐンプとリ
ードフレームとの接着面積は太きくなるためボンディン
グ強度的にはあまり問題にならないが、バンプの高低差
が４１めて大きい場合や、リードフレームの構造が銅に
すずメッキしたものである場合、バンプの金とリードフ
レームの４１ｊ、の合金の溶は落ち防止のためボ／グイ
ング荷重は小さくしなければならず、バングのくぼみは
ほぼそのままとなり、バンプとリードフレームの接着面
積が小さくなり、ボンディング強度が小さくなるという
欠点があった。まだ、バンプの高低差が太きいものはメ
ッキ直稜に不良に巳なけれ（ハ）ならず、ＩＣの歩留が
低下するという欠点があった。
本発明の目的は、これらの欠点を除去【７、十分なボン
ディング強度が得られ、ＩＣの歩留も向上するバンプ電
％４ ｆ備えた半りｔ体装直をｊｊ供するにある。
ディング強度が得られ、ＩＣの歩留も向上するバンプ電
％４ ｆ備えた半りｔ体装直をｊｊ供するにある。
本発明の＝ｆ−尋体鱈１ｄは、１つのリードに対するバ
ンプを、２つ以上の１．！１２１００小バンプ（約４０
μｎ１巾２）で形成することによシ、メッキ時のバンブ
中央角のく１五んだ部分の面積をム少させ、内部リード
ボンディング後のリードフレームリードとバンプの揺沼
面１１゛（を太きくさＪ’Ｌ−ｒいる。
ンプを、２つ以上の１．！１２１００小バンプ（約４０
μｎ１巾２）で形成することによシ、メッキ時のバンブ
中央角のく１五んだ部分の面積をム少させ、内部リード
ボンディング後のリードフレームリードとバンプの揺沼
面１１゛（を太きくさＪ’Ｌ−ｒいる。
つきに本発明ｉ実施例により舵、明する。
第４図ないし第６し１は本発明の一実施例を、製造工程
について［Ｉ５ｄすｊするだめの断面図および平面図で
ある。すず、第４図は、第１図に示し／こ従来例と同じ
、バンブノＬ？成前の基板のＨ／ｒ而図面、この、＆板
に対し、第５図＜ａ）の断面図に示づように、パターン
幅約４０μｍ１１のフォトレジスト１６を形成し、こｔ
７をマスクに金メッキをして、２つの小バンプ７ａ、７
ｂを形成する。この状１んで７オトレジスト１６勿除去
した状態の平面図を第５図（ｂｌに示す。第５図（ａ）
、 （ｂ）に見られるように、バンプの幅は約４０ ｔ
ｌｍであるため、メッキ時にバンプ周辺から約２０μｍ
以内に発生するくぼみ部分は原理的にほとんどないとい
えるので、バンプ中火にくほみは発生しなくなる。すな
わち、一般に、バンプ周辺から中央部くほみまでのｌ？
Ｉｉ １ｉｆｔをＸとすれば、小バンプの幅を２ｙ以内
Ｋ ；ｊｉ’ Ｍｌ’ Ｌｌ、かつ、メッキ後の金の梧
拡がりをｙとし、小バンプ間の距離を２ｙ以上に設計す
れは、小バンプ中央にく−みの発生しないようにできる
。つぎにＩＣ５７％ （Ｉｌｌの平面図のように７オト
レジスト１６を除去し、つぎに第６図の断面図のように
、保（’１ｌｌｚ １１／Ａとしてボリミイド膜８を被
着お・よひパターニングし、個々のベレットにダイシン
グした後にリードフレームのり一ド９と小バンプ７ａ、
７ｂとを内γＸ１〜リードボンディングする。
について［Ｉ５ｄすｊするだめの断面図および平面図で
ある。すず、第４図は、第１図に示し／こ従来例と同じ
、バンブノＬ？成前の基板のＨ／ｒ而図面、この、＆板
に対し、第５図＜ａ）の断面図に示づように、パターン
幅約４０μｍ１１のフォトレジスト１６を形成し、こｔ
７をマスクに金メッキをして、２つの小バンプ７ａ、７
ｂを形成する。この状１んで７オトレジスト１６勿除去
した状態の平面図を第５図（ｂｌに示す。第５図（ａ）
、 （ｂ）に見られるように、バンプの幅は約４０ ｔ
ｌｍであるため、メッキ時にバンプ周辺から約２０μｍ
以内に発生するくぼみ部分は原理的にほとんどないとい
えるので、バンプ中火にくほみは発生しなくなる。すな
わち、一般に、バンプ周辺から中央部くほみまでのｌ？
Ｉｉ １ｉｆｔをＸとすれば、小バンプの幅を２ｙ以内
Ｋ ；ｊｉ’ Ｍｌ’ Ｌｌ、かつ、メッキ後の金の梧
拡がりをｙとし、小バンプ間の距離を２ｙ以上に設計す
れは、小バンプ中央にく−みの発生しないようにできる
。つぎにＩＣ５７％ （Ｉｌｌの平面図のように７オト
レジスト１６を除去し、つぎに第６図の断面図のように
、保（’１ｌｌｚ １１／Ａとしてボリミイド膜８を被
着お・よひパターニングし、個々のベレットにダイシン
グした後にリードフレームのり一ド９と小バンプ７ａ、
７ｂとを内γＸ１〜リードボンディングする。
このような本発明忙係るバンブ電＋計のバンプにくほん
でいる部分はほとんどなく、リードフレームのリードと
バンプとの接着面Ａｔは大きくなることがわかる。よっ
て、木兄ツ」によれｌ：ｊ：、 ＴｉＩ４−ＩＣのボン
ディング強度を十分に保ｎ１ｌ−することができかつ、
金メツキ直後のウェーハの歩留の向上を得ることができ
る。
でいる部分はほとんどなく、リードフレームのリードと
バンプとの接着面Ａｔは大きくなることがわかる。よっ
て、木兄ツ」によれｌ：ｊ：、 ＴｉＩ４−ＩＣのボン
ディング強度を十分に保ｎ１ｌ−することができかつ、
金メツキ直後のウェーハの歩留の向上を得ることができ
る。
なお、上１クリでは小バンプの数が２つの場合であるが
、それ以上イ）ってもよい。ｔｉ辷、金バ／フ゛の下地
金〃ＡとしてＮ ’１１ Ｐｔの例を示したが、′へ−
Ｐｄ。
、それ以上イ）ってもよい。ｔｉ辷、金バ／フ゛の下地
金〃ＡとしてＮ ’１１ Ｐｔの例を示したが、′へ−
Ｐｄ。
Ｃｒ−Ｃｌ１等のｔ、４成でもも）ろん゛さし支えない
。また、ペレット内部配線（・こ使用しＣいるアルミニ
ウムの上にバンプ全形成したが、シリコン窒化１’Ａの
様な１ｉ１１’４縁膜の上にバンプ全形成してもよい。
。また、ペレット内部配線（・こ使用しＣいるアルミニ
ウムの上にバンプ全形成したが、シリコン窒化１’Ａの
様な１ｉ１１’４縁膜の上にバンプ全形成してもよい。
この場合は、バンプと内、５１）配線の接触ｔよ、たと
えはＩｌｌ、 −Ｐ、を内部配ｆｄハクーンとし゛Ｃパ
ターニンタし、薄い金メッキを１１えはよい。
えはＩｌｌ、 −Ｐ、を内部配ｆｄハクーンとし゛Ｃパ
ターニンタし、薄い金メッキを１１えはよい。
第１図ないし第３図は彷−朱の１・埒付装１ん″のバン
グ電極の製造工程について説明ずるためのβ、１で、第
１図、ｉ ２ 図１（ａ）、第３し１はＩＦ，７面図、
ＨＢ ２ ＩＩ （Ｉｌｌは平面図である。第．１ １
”２１ないし車（５図番・よ本発明の一実施例に係るバ
ンプ′屯抜製造工程について説明ｊるための図で、第４
図、’ｆｄ＋ ５ １！￥１ （ａ）、’ｌｉｓ ６
Ｌ４１は断面口、第５図（ｂ）は平面図である。 １・・・・・・半導体基板、２・・・・・・絶縁ｉ′々
ｉＬ ３・・・・・・アルミニウムパッド、４・・・・
・・チタニウム膜、５・・・・・・白金膜、６．１６・
・・・・・フォトレジスト、７・・・・・・バンプ、７
ａ，７ｂ・・・・・・小バンプ、８・・・・・・ボリミ
イ｝’膜、９ ・−・・・リードフレーム。 代理人 弁ｊ化士 内 原 ７月 一′゛）２ ／ 図 ｚ ２ 図 ｚ ３ 図 Ｚ ４ 図 グ〃 ｚ ６ 図
グ電極の製造工程について説明ずるためのβ、１で、第
１図、ｉ ２ 図１（ａ）、第３し１はＩＦ，７面図、
ＨＢ ２ ＩＩ （Ｉｌｌは平面図である。第．１ １
”２１ないし車（５図番・よ本発明の一実施例に係るバ
ンプ′屯抜製造工程について説明ｊるための図で、第４
図、’ｆｄ＋ ５ １！￥１ （ａ）、’ｌｉｓ ６
Ｌ４１は断面口、第５図（ｂ）は平面図である。 １・・・・・・半導体基板、２・・・・・・絶縁ｉ′々
ｉＬ ３・・・・・・アルミニウムパッド、４・・・・
・・チタニウム膜、５・・・・・・白金膜、６．１６・
・・・・・フォトレジスト、７・・・・・・バンプ、７
ａ，７ｂ・・・・・・小バンプ、８・・・・・・ボリミ
イ｝’膜、９ ・−・・・リードフレーム。 代理人 弁ｊ化士 内 原 ７月 一′゛）２ ／ 図 ｚ ２ 図 ｚ ３ 図 Ｚ ４ 図 グ〃 ｚ ６ 図
Claims (3)
- （１）バンプ電４Ｉｌｙを有する半導体装置において、
前記バンプ電極のバンプは複数の独立した小バンプから
なることを特徴とする半導体装置。 - （２）上記バンプはメッキ法で形成されていることを特
徴とする特許請求の範囲第１項に記載の半導体装置。 - （３）上記バンプは金メツキ法にて形成されていること
を特徴とする特＃′Ｆ 請求の範囲第２項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140828A JPS6031245A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140828A JPS6031245A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031245A true JPS6031245A (ja) | 1985-02-18 |
| JPH0224376B2 JPH0224376B2 (ja) | 1990-05-29 |
Family
ID=15277661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140828A Granted JPS6031245A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879027B2 (en) * | 2000-11-30 | 2005-04-12 | Kabushiki Kaisha Shinkawa | Semiconductor device having bumps |
| JP2006092006A (ja) * | 2004-09-21 | 2006-04-06 | Hitachi Chem Co Ltd | 非接触通信機器及びその製造方法 |
| US7355280B2 (en) | 2000-09-04 | 2008-04-08 | Seiko Epson Corporation | Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument |
-
1983
- 1983-08-01 JP JP58140828A patent/JPS6031245A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355280B2 (en) | 2000-09-04 | 2008-04-08 | Seiko Epson Corporation | Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument |
| US7579692B2 (en) | 2000-09-04 | 2009-08-25 | Seiko Epson Corporation | Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument |
| US6879027B2 (en) * | 2000-11-30 | 2005-04-12 | Kabushiki Kaisha Shinkawa | Semiconductor device having bumps |
| JP2006092006A (ja) * | 2004-09-21 | 2006-04-06 | Hitachi Chem Co Ltd | 非接触通信機器及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224376B2 (ja) | 1990-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7051508B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6861749B2 (en) | Semiconductor device with bump electrodes | |
| US20020086514A1 (en) | Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device | |
| JPH0729934A (ja) | バンプを持つ半導体構造 | |
| JPH06132474A (ja) | 半導体装置 | |
| JP2830351B2 (ja) | 半導体装置の接続方法 | |
| GB2095904A (en) | Semiconductor device with built-up low resistance contact and laterally conducting second contact | |
| JPH02251145A (ja) | 突起電極形成方法 | |
| JP3446021B2 (ja) | 半導体装置のバンプ電極構造およびその形成方法 | |
| JPS6031245A (ja) | 半導体装置 | |
| US11869844B2 (en) | Semiconductor device | |
| JP2005183868A (ja) | 半導体装置およびその実装構造 | |
| JP3458056B2 (ja) | 半導体装置およびその実装体 | |
| JP3526529B2 (ja) | 半導体装置の製造方法 | |
| JP2004072043A (ja) | 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 | |
| JP2004172163A (ja) | 半導体装置及びその製造方法 | |
| JPS58157147A (ja) | 混成集積回路基板 | |
| JP3019065B2 (ja) | 半導体装置の接続方法 | |
| JPH10294318A (ja) | 電子部品 | |
| JPH04278542A (ja) | 半導体装置及びその製造方法 | |
| JPH0685010A (ja) | マルチチップモジュール | |
| JPH03132036A (ja) | 半導体装置の製造方法 | |
| KR100608331B1 (ko) | 멀티 칩 패키지 | |
| JPS58134436A (ja) | 配線用導体における導体被膜の形成法 | |
| JPS63224344A (ja) | 半導体装置の製造方法 |