JPH02260453A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にダイナミック型
ＲＡＭ（１）ＲＡＭ）のセル構造およびその製造方法に
関する。

（従来の技術） 一個のＭＯＳトランジスタと一個のキャパシタによりメ
モリセルを構成するいわゆるＭＯ９型ＤＲＡＭは高集積
化の一途を辿っている。高集積化に伴って情報を記憶す
るキャパシタの面積が減少し、従って蓄積される電荷量
が減少する。この結果、メモリ内容が破壊されるといっ
た問題（ソフトエラー）が生じている。

このような問題を解決するため、多結晶シリコン等で形
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、蓄積される電荷量を増大させる方法が提案され
ている。

第１６図（ａ）、　（ｂ）、　、（ｃ）は、そのような
りＲＡＭの一例を示す平面図とそのＡ−Ａ’断面図、Ｂ
−８’断面図である。図では隣接する２ビット分を示し
ている。

１０１はｐ型Ｓｉ基板であり、１０５は素子分離絶縁膜
である。８１基板１０１上にストレージ・ノード・コン
タクト１１２を介して５例えば多結晶シリコンを用いて
ストレージ・ノード電極１１３が形成されている。　Ｍ
ＯＳキャパシタは、　このストレージ・ノード電極１１
３の表面にキャパシタ絶縁膜１１４を介してプレート電
極１１５を堆積することによって得られる。

またキャパシタ領域に隣接する位置にＭＯＳトランジス
タが形成されている。即ち、ゲート絶縁膜１０９を介し
てゲート電極１１０が形成され、このゲート電極をマス
クとして不純物をイオン注入して、ソース、ドレイン拡
散層であるｎ型層１０７が形成されている。この様なセ
ルをスタックド・キャパシタ・セルと呼ぶ。

このスタックド・キャパシタ・セルは、ストレージ・ノ
ート電極１１３を素子分離領域１０５の上まで拡大でき
る。また、さらに、ストレート・ノード部の拡散層は、
ストレージ・ノード電極１１３の下の拡散層１０７の領
域だけとなり、　アルファ線により発生した電荷を収集
する拡散層の面積が極めて小さく、ソフト・エラーに強
いセル構造となっている。

しかし、このセル構造でも、第１のキャパシタ電極、即
ちストレージ・ノード電極の表面積に制限があり、メモ
リセル占有面積の縮小に伴ない蓄積電荷量が減少せざる
を得ない。

（発明が解決しようとする課題） 以上のように、従来のスタック・キャパシタ・セル構造
を持つＤＲＡＭでは、蓄積容量が減少すること等により
、高集積化が困難であった。

本発明は、この様な問題点を解決したＤＲＡＭとその製
造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、ＭＯＳトランジスタと、このＭＯＳトランジ
スタのソース、ドレインの一方の領域に接続された第１
のキャパシタ電極と、この第１のキャパシタ電極をおお
って絶縁膜を介して設けられた第２のキャパシタ電極と
を備え、前記第１のキャパシタ電極はその周縁に沿って
突起部が設けられた事を特徴とする半導体記憶装置を提
供するものである。

また本発明は半導体基板にＭＯＳトランジスタを形成す
る工程と、このＭＯＳ　トランジスタのソース。

ドレインの一方の領域に接続された第１の導体膜を形成
する工程と、この第１の導体膜の周縁に側壁残し技術を
用いて第２の導体膜からなる突起部を形成し前記第１、
第２の導体膜により第１のキャパシタ電極を形成する工
程と、この第１のキャパシタ電極をおおって絶縁膜を介
して第２のキャパシタ電極を形成する工程とを備えた事
を特徴とする半導体記憶装置の製造方法を提供するもの
である。

（作　　用） 本発明のメモリセルを用いると、第１のキャパシタ電極
面積を大きくすることができる。

（実　施　例） 以下、本発明の詳細な説明する。

第１図（ａ）、　（ｂ）、　（ｃ）、　（ｄ）は、一実
施例のＤＲＡＭのビット線方向に隣接する２ビット分を
示す平面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−
８’断面図（ｃ）およびＣ−Ｃ’断面図（ｄ）である。

ｐ型シリコン基板１の素子分離絶縁膜２で分離されたメ
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｎ型拡散層に接続され
ている。ストレージ・ノード電極１３はビット線ｌＯお
よび層間絶縁膜１１の上に位置し、ストレージ・ノード
・コンタクト１２によりｎ型拡散層５に接続されている
。そのためキャパシタ容量としてストレージ°ノード電
極１３の周縁の凸状突起になった両側面を利用する構造
の場合でもビット線の加工は影響を受けない。ストレー
ジ・ノード電極１３の上にはキャパシタ絶縁膜１４およ
びキャパシタ電極１５が形成されている。キャパシタ電
極１５はビット線１０の上部に存在するため、キャパシ
タ電極１５にビット線コンタクトを形成するための窓明
けの加工をする必要がない。このためキャパシタ電極の
加工はメモリセル内については必要ない。

第２図〜第１０図は、第１図の実施例の製造工程を示す
平面図（８）とＡ−Ａ’断面図（ｂ）、Ｂ−８’断面図
（ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図
面を用いて、具体的にその製造工程を説明する。（ａ）
図における太線は各工程で付加されるノ（ターンを示し
ている。

まず、第２図に示すように比抵抗５オーム・ａｍ程度の
ｐ型Ｓ１基板１に、　５０ｎｇｏ厚の酸化膜１７を形成
し、シリコン窒化膜１８をパターニングし、これをマス
クにボロンを注入しチャンネルストツバ不純物層１６を
形成する。

次に、第３図に示すよえに５選択酸化法により例えば５
００ｎ鵬のシリコン酸化膜により素子分離絶縁膜２を形
成する。この時の酸化により、チャンネル・ストツバ不
純物層１６は、素子分離絶縁膜の下および横方向に拡散
する。この素子分離形成法は、−例であって、例えばＳ
Ｌ基板に溝（トレンチ）を形成し、その溝に絶縁膜等を
埋込む、いわゆるトレンチ分離などの他の素子分離形成
法を用いてもかまわない。

次に、第４図に示すように、ゲート絶縁膜３を例えば厚
さ熱酸化によりＩｏｎｓ厚程度形成し、多結晶シリコン
を２００ｎｍ厚程度全面に堆積し、さらにＣＶＤ法等に
より、２００ｎｍ厚程度の層間絶縁ＩＩ６を全面に堆積
する。そして反応性イオンエツチングにより、ゲート電
極４および層間絶縁膜６をパターニングする。このゲー
ト電極４および層間絶縁膜６をマスクに全面に例えばヒ
素またはリンのイオン注入を行い、ｎ型層５を形成する
。この拡散層の深さは１例えば１５０ｒ＋ｍ程度になる
。その後、ＣＶＤ法等により１１００ｎ厚程度の例えば
シリコン窒化膜（Ｓｉ３Ｎ４）から成る層間絶縁膜６′
を全面に堆積し、反応性イオンエツチング技術により全
面をエツチンングしてゲート電極４の側面に層間絶縁膜
６′を自己整合して残置する。

次に、第５図に示すように、全面に層間絶縁膜８を３０
０　ｎｍ厚程度堆積し通常のメルト工程を用いて平坦化
した後ビット線コンタクト９を反応性イオンエツチング
により開口する４層間絶縁膜は、例えばＣＶＤ　Ｓｉｎ
、膜をｌＯｎｍ、そしてＢＰＳＧ膜を３５０ｎａｉ。

更にＰＳＧｌｌを２５０ｎｍの厚さ堆積し、９００℃で
ＰＳＧ、　ＢＰＳＧ膜をメルトし、　フッ化アンモニウ
ム液でＰＳＧ膜と、表層部ＢＰＳＧ膜をエツチングして
得る。開口後さらに、例えばＣＶＤ法により多結晶シリ
コン、次いでスパッタ法やＥＢ蒸着法によりモリブデン
シリサイドを全面に堆積し、反応性イオンエツチングに
より両者をエツチングしてビット線１０をパターニング
する。基板段差がさほど大きくないので眉間絶縁膜８は
容易に平坦化できるのでパターニングに問題は生じない
。また、そのコンタクト段差も比較的小さくて済むので
ビット線の被覆性に問題が生じることはない。

次に、第６図に示すように、全面に層間絶縁膜１１、を
２００ｎｍ厚程度になる様に通常のメルト工程を用いて
平坦化した後、全面にシリコン窒化膜（Ｓｉ３Ｎ４）　
１１．を例えば２００ｒｖ＋厚程度堆積した後ストレー
ジ・ノード・コンタクト１２を反応性イオンエッチ。

ングで開口する。層間絶縁膜１１工は、例えばｃｖｏ　
ｓｉｏ、膜５０ｎｓ＋、　ＢＰＳＧ　３００ｎｍ、　Ｐ
ＳＧ　２５０ｎｍとし、層間絶縁膜８と同様にメルト、
エツチングして形成する。

次に、第７図に示すように、全面に例えば第１の多結晶
シリコン１３を例えば５０ｎｍ厚堆積し、ヒ素のイオン
注入により、ドーピングをした後、全面にＣＶＤ法によ
りシリコン酸化膜１４を厚さ３００ｎｍ程度堆積し１反
応性イオンエツチングにより、従来のストレージ、ノー
ド電極の形に加工する。このとき、各シリコン酸化膜１
４の間隔Ｓはリソグラフィー技術で実現できる最小の幅
（例えば０．５−程度）と駿、蓄積電荷量（Ｃｓ）を大
きくする機番へする。

次に、第８図に示すように全面に例えば第２の多結晶シ
リコンｌ１１１５を例えば１１００ｎ厚堆積し、　ヒ素
（Ａｓ）のイオン注入によりドーピングする。このとき
、第１の多結晶膜１３と接触した界面において電気的な
導通が得られる様にイオン注入条件を設定する。

次に第９図に示すように、全面を例えば反応性イオンエ
ツチングにより異方性エツチングし、第１および第２の
多結晶シリコン膜１３．１５をエツチングしシリコン酸
化膜１４の側壁および下面に残置する。この様な工程を
とり、ストレージ・ノード電極（第１の多結晶シリコン
膜１３と第２の多結晶シリコン膜１５）を形成すると、
隣接するキャパシタ電極間の距１１（Ｓ’）は第７図に
おける間隔Ｓより約０．２１だけ縮めることができスト
レージ・ノード電極の面積を大きくでき蓄積容量を増大
させることができる。　その後、第１０図に示すように
ＣＶＤ法によりシリコン窒化膜を全面に厚さｌＯｎｍ程
度堆積し１次に９００℃の水蒸気雰囲気中で３０分程度
酸化し、キャパシタ絶縁膜１７を形成する。この例では
キャパシタ絶感膜１７はシリコン窒化膜とシリコン酸化
膜の積層構造になるが、シリコン酸化膜単層や、Ｔａ２
Ｏ，膜とシリコン窒化膜の積層構造等、キャパシタ絶縁
膜として利用できる他の材料でもかまわない。

最後に、多結晶シリコンを全面に堆積し、ヒ素やリンの
イオン注入またはリン拡散等によりプレート電極１８と
して、セル部の基本構造が完成する。

プレート電極１８はメモリセルアレイに対し共通電極と
して形成でき、ビット線コンタクトのための開口は不要
となる。

本実施例においては、ストレージ・ノード電極１３、１
５およびプレート電極１８には多結晶シリコンを用いた
が、他の材料（例えばＷなど）を用いてもよい。

第１１図〜第１５図は、本発明の他の実施例のストレー
ジ・ノード電極の作り方についてのＤＲＡＭのビット線
方向に隣接する２ピット分を示す平面図（ａ）と、その
Ａ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（Ｃ）およびＣ
−Ｃ′断面図（ｄ）である。

まず第１１図〜第１３図を用いて、第１の他の実施例に
ついて説明する。

第１図の実施例では、第１の多結晶シリコン膜１３をＣ
ＶＤ酸化膜１４をマスクにエツチングしないで、第２の
多結晶シリコン膜１５と同時にエツチングした。第１１
図では、まず第１の多結晶シリコン膜１３をＣＶＤ酸化
膜１４をマスクにエツチングし、パターニングを行なう
。次に第１２図に示すように、全面に第２の多結晶シリ
コン膜１５を１００ｎ鳳厚程度堆積し、ヒ素（Ａｓ）等
をイオン注入することによりドーピングを行ない。第１
の多結晶シリコン膜１３との電気的な接続をおこなう１
次に第１３図に示すように、全面を反応性イオンエツチ
ング（ＲＩＥ）でエツチングし、ＣＶＤ酸化膜１４の側
壁に第２の多結晶シリコン膜１５を残置する。

この様な工程をおこなうことにより、第１図に示したス
トレージ・ノード電極と同様な構造を得ることができる
。

次に第１４図の実施例について説明する。第１１図に示
す工程の後に下地のシリコン窒化膜（Ｓｉ３Ｎ、）１１
、を例えば０．０５−程度エツチングしておき、第２の
多結晶シリコン膜１５を堆積し、反応性イオンエツチン
グ法を用いてＣＶＤ酸化膜１４の側壁に第２の多結晶シ
リコン膜１５を残置する（第１４図）。このようにする
ことにより、微細なセルサイズにおいて蓄積容量を増加
させるストレージ・ノード１ｌｔｉの周辺部における凸
部領域を大きくできる。

次に、第１５図の実施例について説明する。第１図では
、ストレージ・ノード電極の裏面をキャパシタ形成領域
として使用していない。第１５図では、まず第１図のシ
リコン窒化膜（Ｓｉ３Ｎ４）ｌｌｚのがわりニ例えばＣ
ＶＤ　Ｓｉ、Ｎ、　１１．−１（厚す５０ｎｍ）　トＣ
ＶＤ酸化膜１１、−２（厚さ１００ｎ■）の積層膜とし
た膜を用いる。

次に第９図に示すストレージ・電極の加工がおわった後
、ＣＶＤ酸化膜１４を例えばＮＨ４Ｆ液を用いて除去す
る時、前記積層膜のうち、第１の多結晶シリコン膜１３
と接した領域のＣＶＤ酸化膜１１．−２を同時に除去し
、第１の多結晶シリコン１３の裏面を露出させる。

このようにすることにより、蓄積容量をセルサイズを増
加させないで増加させることができる。

以上、本発明の実施例は、その他、その主旨を逸脱しな
い範囲で種種変形して実施することができる。

例えば、上記実施例ではワード線に多結晶シリコンを用
いた。そこで、低抵抗化のためにプレート電極上層にＡ
Ｎを配設し、ワード線と所定間隔、例えば３２セル毎に
コンタクトさせてシャントするようにしてもよい、また
、上述した実施例では層間絶縁膜８，１１はメルトによ
り平坦化したが、バイアススパッタ等により平坦に被看
してもよいし。

特に平坦を施さないで絶縁膜を形成するようにしてもよ
い。

また、上述した実施例では、素子分離絶縁膜として、選
択酸化法により形成されたフィールド絶縁膜を用いた。

しかし、素子分離はこの手段に限る必要はないｌｌ５１
基板に溝を形成した後、ＣｖＤ形成した素子分離絶縁膜
を埋め込んだ、トレンチ型の素子分離を用いても良い。

素子分離絶縁膜としては、シリコン酸化膜、または、ノ
ンドープ多結晶シリコン膜等を用いる。

なお、溝にテーパーがついていても、垂直でもよい。

以上述べたスタックド・キャパシタ・セル構造では、ビ
ット線がストレージ・ノード電極の下部に形成される。

従って、ビット線加工等に存在する下地の段差はゲート
電極のみであるため加工が容易である。またプレート電
極に関しては、その下部にビット線が形成されているた
め、ビット線コンタクトのための窓明けが必要ない。よ
って、メモリセル内においては１本質的に加工の必要が
ない。また、ビット線コンタクトがすでに形成されてい
るためストレージ・ノード電極をビット線コンタクト上
にまで広げることができ、キャパシタ容量を増大できる
という効果もある。さらに、キャパシタ絶縁膜として高
誘電体膜の適応を考えた場合、膜形成後の熱工程は、で
きるだけ減らす必要がある０本発明の構造においてはキ
ャパシタ絶縁膜形成後の工程はプレート電極の形成だけ
のため熱工程は少なく、高誘電体膜への適応も容易であ
る。

また隣接するストレージ・ノード電極をリングラフィの
限界をこえて近づけて加工できるため、ストレージ・ノ
ード電極面積を大きくできキャパシタ容量を増大できる
という効果がある。

上述した実施例ではビット線を第１のキャパシタ電極よ
り先につくる方式について説明したが、従来の様にキャ
パシタを先に作る場合に上記実施例のキャパシタ形成工
程を適用しても同じ様な効果が得られることは言うまで
もない。

（発明の効果〕 本発明によれば、ストレージ・ノード電極の縁に沿って
突起を設けることにより、突起部の両面（内側と外側）
をキャパシタ領域として利用できセル面積を増加させず
にキャパシタ容量を増加できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＤＲＡＭの隣接する２ビ
ット分を示す、第２図、第３図、第４図、第５図、第６
図、第７図、第８図、第９図、第１Ｏ図は、その製造工
程例を説明するための図、第１１図。 第１２図、第１３図、第１４図、第１５図は他の実施例
を説明するための図、第１６図は従来例を説明する図で
ある。図において、 １、　ｌｏｔ・・・ｐ型Ｓｉ基板、 ２、２’、　１０５・・・素子分離絶縁膜。 ３、１０９・・・ゲート絶縁膜、４．１１０・・・ゲー
ト電極、５、１０７・・・ｎ型拡散層領域。 ６、８．１１Ｌ、　１１．、　ｉｌｌ、　１１６．１１
９・・・層間絶縁膜、６′・・・ゲート電極側面の眉間
絶縁膜、９、１１７・・・ビット線コンタクト、１０、
１１８・・・ビット線、 １２、１１２・・・ストレージ・ノード・コンタクト、
１３、１５．１１３・・・ストレージ・ノード電極、１
７、１１４・・・キャパシタ絶縁膜、１８、１１５・・
・プレート電極、 １６、１０６・・・チャンネル・ストッパー不純物、１
１３′・・・ストレージ・ノード電極の段差。 代理人　弁理士　則　近　憲　佑 同　　松山光之 マ」 く＝１

Claims (4)

【特許請求の範囲】
1. （１）ＭＯＳトランジスタと、このＭＯＳトランジスタ
   のソース、ドレインの一方の領域に接続された第１のキ
   ャパシタ電極と、この第１のキャパシタ電極をおおって
   絶縁膜を介して設けられた第２のキャパシタ電極とを備
   え、前記第１のキャパシタ電極はその周縁に沿って突起
   部が設けられた事を特徴とする半導体記憶装置。
2. （２）ビット線が、前記ＭＯＳトランジスタの上部に絶
   縁膜を介して形成され、前記第１のキャパシタ電極は前
   記ビット線の上部に形成されていることを特徴とする請
   求項１記載の半導体記憶装置。
3. （３）ビット線がメモリセル領域間の素子分離領域に前
   記ゲート電極よりなるワード線と直交する方向に配設さ
   れていることを特徴とする請求項２記載の半導体記憶装
   置。
4. （４）半導体基板にＭＯＳトランジスタを形成する工程
   と、このＭＯＳトランジスタのソース、ドレインの一方
   の領域に接続された第１の導体膜を形成する工程と、こ
   の第１の導体膜の周縁に側壁残し技術を用いて第２の導
   体膜からなる突起部を形成し前記第１、第２の導体膜に
   より第１のキャパシタ電極を形成する工程と、この第１
   のキャパシタ電極をおおって絶縁膜を介して第２のキャ
   パシタ電極を形成する工程とを備えた事を特徴とする半
   導体記憶装置の製造方法。