JPH04317358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04317358A JPH04317358A JP3110924A JP11092491A JPH04317358A JP H04317358 A JPH04317358 A JP H04317358A JP 3110924 A JP3110924 A JP 3110924A JP 11092491 A JP11092491 A JP 11092491A JP H04317358 A JPH04317358 A JP H04317358A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、自己整合コンタクト構
造の半導体装置の製造方法に関するものである。
造の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図１６は、本発明の一従来例による製造
過程にある積み上げキャパシタ型ＤＲＡＭを示している
。ＤＲＡＭのメモリセルはトランジスタ１１とキャパシ
タ１２とで構成されており、積み上げキャパシタ型ＤＲ
ＡＭでは、トランジスタ１１の一方のソース・ドレイン
拡散層１３ａとキャパシタ１２の記憶ノードである多結
晶Ｓｉ膜１４とが、コンタクト孔１５ａを介してコンタ
クトしている。
過程にある積み上げキャパシタ型ＤＲＡＭを示している
。ＤＲＡＭのメモリセルはトランジスタ１１とキャパシ
タ１２とで構成されており、積み上げキャパシタ型ＤＲ
ＡＭでは、トランジスタ１１の一方のソース・ドレイン
拡散層１３ａとキャパシタ１２の記憶ノードである多結
晶Ｓｉ膜１４とが、コンタクト孔１５ａを介してコンタ
クトしている。
【０００３】この様なＤＲＡＭでは、トランジスタ１１
のゲート配線つまりワード線であるポリサイド膜１６の
側部にＳｉＯ２ 膜１７から成る側壁を形成すると同時
にコンタクト孔１５ａを自己整合的に形成するという自
己整合コンタクト構造によって、メモリセル面積の縮小
が図られている。
のゲート配線つまりワード線であるポリサイド膜１６の
側部にＳｉＯ２ 膜１７から成る側壁を形成すると同時
にコンタクト孔１５ａを自己整合的に形成するという自
己整合コンタクト構造によって、メモリセル面積の縮小
が図られている。
【０００４】
【発明が解決しようとする課題】ところが、自己整合コ
ンタクト構造では、ポリサイド膜１６と多結晶Ｓｉ膜１
４との間の層間耐圧を確保するために、オフセット用の
ＳｉＯ２ 膜２１をポリサイド膜１６上に設ける必要が
ある。
ンタクト構造では、ポリサイド膜１６と多結晶Ｓｉ膜１
４との間の層間耐圧を確保するために、オフセット用の
ＳｉＯ２ 膜２１をポリサイド膜１６上に設ける必要が
ある。
【０００５】このため、多結晶Ｓｉ膜１４の下地の段差
が大きく、異方性エッチングのみで多結晶Ｓｉ膜１４を
パターニングしようとすると、エッチング残りである所
謂ストリンガ１４ａがポリサイド膜１６間の段差部に生
じ易い。この結果、このストリンガ１４ａを介して、隣
接メモリセルの多結晶Ｓｉ膜１４同士が短絡するおそれ
がある。
が大きく、異方性エッチングのみで多結晶Ｓｉ膜１４を
パターニングしようとすると、エッチング残りである所
謂ストリンガ１４ａがポリサイド膜１６間の段差部に生
じ易い。この結果、このストリンガ１４ａを介して、隣
接メモリセルの多結晶Ｓｉ膜１４同士が短絡するおそれ
がある。
【０００６】一方、ストリンガ１４ａを除去するために
多結晶Ｓｉ膜１４を等方性エッチングすると、レジスト
２２の下にアンダカット部１４ｂが生じる。しかも、メ
モリセル容量を大きくするために多結晶Ｓｉ膜１４の膜
厚を厚くするほど、アンダカット部１４ｂは大きくなる
。従って、多結晶Ｓｉ膜１４の膜厚を厚くしても、メモ
リセル容量を増加させることは難しい。
多結晶Ｓｉ膜１４を等方性エッチングすると、レジスト
２２の下にアンダカット部１４ｂが生じる。しかも、メ
モリセル容量を大きくするために多結晶Ｓｉ膜１４の膜
厚を厚くするほど、アンダカット部１４ｂは大きくなる
。従って、多結晶Ｓｉ膜１４の膜厚を厚くしても、メモ
リセル容量を増加させることは難しい。
【０００７】また、ポリサイド膜１６間の段差部を平坦
化するために、ＢＰＳＧ膜等の低融点ガラス膜（図示せ
ず）をＳｉＯ２ 膜１７の代わりに用いてこの低融点ガ
ラス膜をフローさせると、ソース・ドレイン拡散層１３
ａ上で低融点ガラス膜の膜厚が厚くなって、コンタクト
孔１５ａを自己整合的に形成することができなくなる。
化するために、ＢＰＳＧ膜等の低融点ガラス膜（図示せ
ず）をＳｉＯ２ 膜１７の代わりに用いてこの低融点ガ
ラス膜をフローさせると、ソース・ドレイン拡散層１３
ａ上で低融点ガラス膜の膜厚が厚くなって、コンタクト
孔１５ａを自己整合的に形成することができなくなる。
【０００８】つまり、上述の様な一従来例では、自己整
合コンタクトと上層配線の微細加工との両立が難しい。 従って、この一従来例で例えばＤＲＡＭを製造しても、
小さなメモリセル面積で大きなメモリセル容量を確保す
ることが難しく、結果的に高集積化が難しい。
合コンタクトと上層配線の微細加工との両立が難しい。 従って、この一従来例で例えばＤＲＡＭを製造しても、
小さなメモリセル面積で大きなメモリセル容量を確保す
ることが難しく、結果的に高集積化が難しい。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、パターニングされた配線１６の上層に、
少なくとも低融点ガラス膜３１を含む層間絶縁膜３１、
１７を形成する工程と、コンタクト部における前記層間
絶縁膜３１、１７にのみ耐熱処理を施す工程と、前記耐
熱処理後の前記層間絶縁膜３１、１７に熱処理を加える
工程と、前記熱処理後の前記層間絶縁膜３１、１７の全
面をエッチバックして、前記コンタクト部で前記配線１
６の側部にのみ前記層間絶縁膜１７を残す工程とを有し
ている。
の製造方法は、パターニングされた配線１６の上層に、
少なくとも低融点ガラス膜３１を含む層間絶縁膜３１、
１７を形成する工程と、コンタクト部における前記層間
絶縁膜３１、１７にのみ耐熱処理を施す工程と、前記耐
熱処理後の前記層間絶縁膜３１、１７に熱処理を加える
工程と、前記熱処理後の前記層間絶縁膜３１、１７の全
面をエッチバックして、前記コンタクト部で前記配線１
６の側部にのみ前記層間絶縁膜１７を残す工程とを有し
ている。
【００１０】
【作用】本発明による半導体装置の製造方法では、層間
絶縁膜３１、１７のうちでコンタクト部の部分にのみ耐
熱処理を施しているので、この耐熱処理後の熱処理によ
って、コンタクト部以外では層間絶縁膜３１、１７のう
ちの低融点ガラス膜３１をフローさせ、コンタクト部の
層間絶縁膜３１、１７はフローさせない様にすることが
できる。
絶縁膜３１、１７のうちでコンタクト部の部分にのみ耐
熱処理を施しているので、この耐熱処理後の熱処理によ
って、コンタクト部以外では層間絶縁膜３１、１７のう
ちの低融点ガラス膜３１をフローさせ、コンタクト部の
層間絶縁膜３１、１７はフローさせない様にすることが
できる。
【００１１】従って、コンタクト部以外では段差部を平
坦化することができると同時に、熱処理後の層間絶縁膜
３１、１７の全面をエッチバックして、コンタクト部で
配線１６の側部にのみ層間絶縁膜１７を残して、コンタ
クト孔１５ａを自己整合的に形成することができる。
坦化することができると同時に、熱処理後の層間絶縁膜
３１、１７の全面をエッチバックして、コンタクト部で
配線１６の側部にのみ層間絶縁膜１７を残して、コンタ
クト孔１５ａを自己整合的に形成することができる。
【００１２】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭの製造
に適用した本発明の第１〜第３実施例を、図１〜１５を
参照しながら説明する。
に適用した本発明の第１〜第３実施例を、図１〜１５を
参照しながら説明する。
【００１３】図１〜６が、第１実施例を示している。こ
の第１実施例では、図１に示す様に、Ｓｉ基板２３の素
子分離領域にＬＯＣＯＳ法によってＳｉＯ２膜２４を形
成し、活性領域２５の表面にゲート酸化膜であるＳｉＯ
２ 膜２６を形成する。そして、ＣＶＤ法によって、ポ
リサイド膜１６とオフセット用のＳｉＯ２ 膜２１とを
順次に全面に堆積させる。なお、ポリサイド膜１６の代
りに単層の多結晶Ｓｉ膜を用いてもよい。
の第１実施例では、図１に示す様に、Ｓｉ基板２３の素
子分離領域にＬＯＣＯＳ法によってＳｉＯ２膜２４を形
成し、活性領域２５の表面にゲート酸化膜であるＳｉＯ
２ 膜２６を形成する。そして、ＣＶＤ法によって、ポ
リサイド膜１６とオフセット用のＳｉＯ２ 膜２１とを
順次に全面に堆積させる。なお、ポリサイド膜１６の代
りに単層の多結晶Ｓｉ膜を用いてもよい。
【００１４】その後、レジスト（図示せず）をマスクに
して、ＳｉＯ２ 膜２１とポリサイド膜１６とを同時に
パターニングしてワード線を形成し、このワード線とＳ
ｉＯ２ 膜２４とをマスクにして、ソース・ドレイン拡
散層を形成するためのＮ型の不純物２７を活性領域２５
にイオン注入する。
して、ＳｉＯ２ 膜２１とポリサイド膜１６とを同時に
パターニングしてワード線を形成し、このワード線とＳ
ｉＯ２ 膜２４とをマスクにして、ソース・ドレイン拡
散層を形成するためのＮ型の不純物２７を活性領域２５
にイオン注入する。
【００１５】そして、ＣＶＤ法によって、数千Åの膜厚
のＳｉＯ２ 膜１７と数百〜数千Åの膜厚のＢＰＳＧ膜
３１とを順次に全面に体積させる。なお、原料ガスを途
中で変更することによって、ＳｉＯ２ 膜１７とＢＰＳ
Ｇ膜３１とを連続的に堆積させてもよい。また、ＢＰＳ
Ｇ膜３１の代わりにＡｓＳＧ膜等の他の低融点ガラス膜
を用いてもよい。更に、ＳｉＯ２ 膜１７は必ずしも必
要ではなく、ＢＰＳＧ膜３１のみでもよい。
のＳｉＯ２ 膜１７と数百〜数千Åの膜厚のＢＰＳＧ膜
３１とを順次に全面に体積させる。なお、原料ガスを途
中で変更することによって、ＳｉＯ２ 膜１７とＢＰＳ
Ｇ膜３１とを連続的に堆積させてもよい。また、ＢＰＳ
Ｇ膜３１の代わりにＡｓＳＧ膜等の他の低融点ガラス膜
を用いてもよい。更に、ＳｉＯ２ 膜１７は必ずしも必
要ではなく、ＢＰＳＧ膜３１のみでもよい。
【００１６】次に、図２及び図６に示す様に、レジスト
３２をパターニングする。このパターンは、一般に、記
憶ノードをコンタクトさせるソース・ドレイン拡散層１
３ａ上でレジスト３２が開口し、且つ領域３３、３４で
レジスト３２が残る様にする。
３２をパターニングする。このパターンは、一般に、記
憶ノードをコンタクトさせるソース・ドレイン拡散層１
３ａ上でレジスト３２が開口し、且つ領域３３、３４で
レジスト３２が残る様にする。
【００１７】領域３３、３４は、ポリサイド膜１６等に
よって段差部が形成されているのにも拘らず、記憶ノー
ドのパターニング時に多結晶Ｓｉ膜１４のエッチング残
りを生じさせない様に平坦化が必要な領域である。
よって段差部が形成されているのにも拘らず、記憶ノー
ドのパターニング時に多結晶Ｓｉ膜１４のエッチング残
りを生じさせない様に平坦化が必要な領域である。
【００１８】その後、レジスト３２をマスクにして、フ
ッ素３５をＢＰＳＧ膜３１中に１０１５ｃｍ−２以上の
ドーズ量にイオン注入する。この結果、フッ素３５がイ
オン注入された部分では、ＢＰＳＧ膜３１の流動性が低
下する。
ッ素３５をＢＰＳＧ膜３１中に１０１５ｃｍ−２以上の
ドーズ量にイオン注入する。この結果、フッ素３５がイ
オン注入された部分では、ＢＰＳＧ膜３１の流動性が低
下する。
【００１９】次に、レジスト３２を剥離した後、Ｎ２
雰囲気中で８５０℃以上の温度の熱処理を加える。する
と、図３に示す様に、フッ素３５がイオン注入された部
分を除いて、ＢＰＳＧ膜３１がフローしてポリサイド膜
１６間の段差部が平坦化される。なお、活性領域２５に
イオン注入された不純物２７も熱処理を受けて、活性領
域２５にソース・ドレイン拡散層１３ａ、１３ｂが形成
される。
雰囲気中で８５０℃以上の温度の熱処理を加える。する
と、図３に示す様に、フッ素３５がイオン注入された部
分を除いて、ＢＰＳＧ膜３１がフローしてポリサイド膜
１６間の段差部が平坦化される。なお、活性領域２５に
イオン注入された不純物２７も熱処理を受けて、活性領
域２５にソース・ドレイン拡散層１３ａ、１３ｂが形成
される。
【００２０】次に、ＢＰＳＧ膜３１及びＳｉＯ２ 膜１
７の全面を異方的にＲＩＥすることによって、図４に示
す様に、ＢＰＳＧ膜３１のフローによる平坦化が行われ
なかったソース・ドレイン拡散層１３ａ上ではポリサイ
ド膜１６及びＳｉＯ２ 膜２１の側部にのみＳｉＯ２
膜１７等から成る側壁を形成する。
７の全面を異方的にＲＩＥすることによって、図４に示
す様に、ＢＰＳＧ膜３１のフローによる平坦化が行われ
なかったソース・ドレイン拡散層１３ａ上ではポリサイ
ド膜１６及びＳｉＯ２ 膜２１の側部にのみＳｉＯ２
膜１７等から成る側壁を形成する。
【００２１】従って、この時、ソース・ドレイン拡散層
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト孔１５ａが
形成された時点でも平坦なままである。
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト孔１５ａが
形成された時点でも平坦なままである。
【００２２】その後、ＰＳＧ膜とＳｉＮ膜との２層膜で
ある層間絶縁膜３６をＣＶＤ法によって堆積させ、レジ
スト（図示せず）をマスクにして層間絶縁膜３６のうち
でコンタクト孔１５ａ上の部分にのみコンタクト孔３７
を開孔すると、記憶ノード用のコンタクト孔１５ａのみ
が再び自己整合的に形成される。
ある層間絶縁膜３６をＣＶＤ法によって堆積させ、レジ
スト（図示せず）をマスクにして層間絶縁膜３６のうち
でコンタクト孔１５ａ上の部分にのみコンタクト孔３７
を開孔すると、記憶ノード用のコンタクト孔１５ａのみ
が再び自己整合的に形成される。
【００２３】なお、層間絶縁膜３６を用いたのは、ソー
ス・ドレイン拡散層１３ａ上以外の部分の層間絶縁膜の
膜厚を厚くする等のためである。従って、これらの必要
がなければ、層間絶縁膜３６は必ずしも必要ではない。
ス・ドレイン拡散層１３ａ上以外の部分の層間絶縁膜の
膜厚を厚くする等のためである。従って、これらの必要
がなければ、層間絶縁膜３６は必ずしも必要ではない。
【００２４】その後、この状態で、減圧ＣＶＤ法によっ
て多結晶Ｓｉ膜１４を記憶ノードとして必要な膜厚だけ
堆積させ、この多結晶Ｓｉ膜１４にＮ型の不純物を高濃
度にドープした後、多結晶Ｓｉ膜１４を記憶ノードのパ
ターンに加工する。
て多結晶Ｓｉ膜１４を記憶ノードとして必要な膜厚だけ
堆積させ、この多結晶Ｓｉ膜１４にＮ型の不純物を高濃
度にドープした後、多結晶Ｓｉ膜１４を記憶ノードのパ
ターンに加工する。
【００２５】次に、図５に示す様に、ＳｉＮ膜とＳｉＯ
２ 膜との２層膜であるキャパシタ絶縁膜４１を多結晶
Ｓｉ膜１４の表面に形成し、多結晶Ｓｉ膜４２の堆積と
この多結晶Ｓｉ膜４２への不純物のイオン注入とパター
ニングとによってプレート電極を形成する。
２ 膜との２層膜であるキャパシタ絶縁膜４１を多結晶
Ｓｉ膜１４の表面に形成し、多結晶Ｓｉ膜４２の堆積と
この多結晶Ｓｉ膜４２への不純物のイオン注入とパター
ニングとによってプレート電極を形成する。
【００２６】そして、ＢＰＳＧ膜等である層間絶縁膜４
３の堆積及びフローを行い、ソース・ドレイン拡散層１
３ｂに達するビット線用のコンタクト孔１５ｂを層間絶
縁膜４３等に開孔した後、ポリサイド膜４４の堆積及び
パターニングによってビット線を形成する。
３の堆積及びフローを行い、ソース・ドレイン拡散層１
３ｂに達するビット線用のコンタクト孔１５ｂを層間絶
縁膜４３等に開孔した後、ポリサイド膜４４の堆積及び
パターニングによってビット線を形成する。
【００２７】そして更に、ＢＰＳＧ膜等である層間絶縁
膜４５の堆積及びフローを行い、この層間絶縁膜４５上
にＡｌ配線４６を形成して、積み上げキャパシタ型ＤＲ
ＡＭを完成させる。
膜４５の堆積及びフローを行い、この層間絶縁膜４５上
にＡｌ配線４６を形成して、積み上げキャパシタ型ＤＲ
ＡＭを完成させる。
【００２８】以上の様な第１実施例によれば、記憶ノー
ド用のコンタクト孔１５ａの自己整合的形成を損なうこ
となく、領域３３、３４ではポリサイド膜１６間の段差
部がＢＰＳＧ膜３１によって平坦化される。
ド用のコンタクト孔１５ａの自己整合的形成を損なうこ
となく、領域３３、３４ではポリサイド膜１６間の段差
部がＢＰＳＧ膜３１によって平坦化される。
【００２９】このため、多結晶Ｓｉ膜１４の膜厚を厚く
して且つこの多結晶Ｓｉ膜１４を異方性エッチングのみ
でパターニングしても、多結晶Ｓｉ膜１４のストリンガ
を介して記憶ノード同士が短絡することがない。従って
、小さなメモリセル面積で大きなメモリセル容量を確保
することができ、集積度の高いＤＲＡＭを製造すること
ができる。
して且つこの多結晶Ｓｉ膜１４を異方性エッチングのみ
でパターニングしても、多結晶Ｓｉ膜１４のストリンガ
を介して記憶ノード同士が短絡することがない。従って
、小さなメモリセル面積で大きなメモリセル容量を確保
することができ、集積度の高いＤＲＡＭを製造すること
ができる。
【００３０】図７〜１１は、第２実施例を示している。
この第２実施例でも、図７に示す様に、ＢＰＳＧ膜３１
の堆積までは、上述の第１実施例と実質的に同様の工程
を実行する。
の堆積までは、上述の第１実施例と実質的に同様の工程
を実行する。
【００３１】しかし、この第２実施例では、図８に示す
様に、その後、減圧ＣＶＤ法によって、多結晶Ｓｉ膜と
Ｓｉ３ Ｎ４ 膜との２層膜である非流動性膜４７をＢ
ＰＳＧ膜３１の表面に形成する。そして、記憶ノードの
様にソース・ドレイン拡散層１３ａを覆うパターンにレ
ジスト４８を加工し、このレジスト４８をマスクにして
、ＳＦ６ 等のガスを用いたエッチングによって、非流
動性膜４７をパターニングする。
様に、その後、減圧ＣＶＤ法によって、多結晶Ｓｉ膜と
Ｓｉ３ Ｎ４ 膜との２層膜である非流動性膜４７をＢ
ＰＳＧ膜３１の表面に形成する。そして、記憶ノードの
様にソース・ドレイン拡散層１３ａを覆うパターンにレ
ジスト４８を加工し、このレジスト４８をマスクにして
、ＳＦ６ 等のガスを用いたエッチングによって、非流
動性膜４７をパターニングする。
【００３２】次に、レジスト４８を剥離した後、Ｎ２
雰囲気中で８００〜９００℃程度の温度の熱処理を加え
る。すると、図９に示す様に、非流動性膜４７に覆われ
ている部分を除いて、ＢＰＳＧ膜３１がフローしてポリ
サイド膜１６間の段差部が平坦化される。
雰囲気中で８００〜９００℃程度の温度の熱処理を加え
る。すると、図９に示す様に、非流動性膜４７に覆われ
ている部分を除いて、ＢＰＳＧ膜３１がフローしてポリ
サイド膜１６間の段差部が平坦化される。
【００３３】次に、非流動性膜４７、ＢＰＳＧ膜３１及
びＳｉＯ２ 膜１７の全面を異方的にＲＩＥすることに
よって、図１０に示す様に、ＢＰＳＧ膜３１のフローに
よる平坦化が行われなかったソース・ドレイン拡散層１
３ａ上ではポリサイド膜１６及びＳｉＯ２ 膜２１の側
部にのみＳｉＯ２ 膜１７等から成る側壁を形成する。
びＳｉＯ２ 膜１７の全面を異方的にＲＩＥすることに
よって、図１０に示す様に、ＢＰＳＧ膜３１のフローに
よる平坦化が行われなかったソース・ドレイン拡散層１
３ａ上ではポリサイド膜１６及びＳｉＯ２ 膜２１の側
部にのみＳｉＯ２ 膜１７等から成る側壁を形成する。
【００３４】従って、この時、ソース・ドレイン拡散層
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト孔１５ａが
形成された時点でも平坦なままである。
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト孔１５ａが
形成された時点でも平坦なままである。
【００３５】その後は、図１１に示す様に、上述の第１
実施例と実質的に同様の工程を実行して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。この様な第２実施例で
も、第１実施例と同様の効果を奏することができる。
実施例と実質的に同様の工程を実行して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。この様な第２実施例で
も、第１実施例と同様の効果を奏することができる。
【００３６】図１２〜１５は、第３実施例を示している
。この第３実施例でも、図１２に示す様なＢＰＳＧ膜３
１の堆積までと、図１３に示す様なレジスト３２のパタ
ーニングとは、既述の第１実施例と実質的に同様の工程
を実行する。
。この第３実施例でも、図１２に示す様なＢＰＳＧ膜３
１の堆積までと、図１３に示す様なレジスト３２のパタ
ーニングとは、既述の第１実施例と実質的に同様の工程
を実行する。
【００３７】しかし、この第３実施例では、その後、レ
ジスト３２をマスクにしてＢＰＳＧ膜３１のみをエッチ
ングすることによって、ソース・ドレイン拡散層１３ａ
上のＢＰＳＧ膜３１は除去し、その他の平坦化すべき領
域にはＢＰＳＧ膜３１を残す。
ジスト３２をマスクにしてＢＰＳＧ膜３１のみをエッチ
ングすることによって、ソース・ドレイン拡散層１３ａ
上のＢＰＳＧ膜３１は除去し、その他の平坦化すべき領
域にはＢＰＳＧ膜３１を残す。
【００３８】次に、レジスト３２を剥離した後、Ｎ２
雰囲気中で８００〜９００℃程度の温度の熱処理を加え
る。すると、図１４に示す様に、残っていたＢＰＳＧ膜
３１がフローして、レジスト３２に覆われていた領域に
おけるポリサイド膜１６間の段差部が平坦化される。
雰囲気中で８００〜９００℃程度の温度の熱処理を加え
る。すると、図１４に示す様に、残っていたＢＰＳＧ膜
３１がフローして、レジスト３２に覆われていた領域に
おけるポリサイド膜１６間の段差部が平坦化される。
【００３９】次に、ＢＰＳＧ膜３１及びＳｉＯ２ 膜１
７の全面を異方的にＲＩＥすることによって、図１４に
示す様に、ＢＰＳＧ膜３１のフローによる平坦化が行わ
れなかったソース・ドレイン拡散層１３ａ上ではポリサ
イド膜１６及びＳｉＯ２ 膜２１の側部にのみＳｉＯ２
膜１７等から成る側壁を形成する。
７の全面を異方的にＲＩＥすることによって、図１４に
示す様に、ＢＰＳＧ膜３１のフローによる平坦化が行わ
れなかったソース・ドレイン拡散層１３ａ上ではポリサ
イド膜１６及びＳｉＯ２ 膜２１の側部にのみＳｉＯ２
膜１７等から成る側壁を形成する。
【００４０】従って、この時、ソース・ドレイン拡散層
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト１５ａが形
成された時点でも平坦なままである。
１３ａの表面が露出して、コンタクト孔１５ａが自己整
合的に形成される。しかし、ＢＰＳＧ膜３１のフローに
よる平坦化が行われた領域では、コンタクト１５ａが形
成された時点でも平坦なままである。
【００４１】その後は、図１５に示す様に、既述の第１
実施例と実質的に同様の工程を実行して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。この様な第３実施例で
も、第１実施例と同様の効果を奏することができる。
実施例と実質的に同様の工程を実行して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。この様な第３実施例で
も、第１実施例と同様の効果を奏することができる。
【００４２】
【発明の効果】本発明による半導体装置の製造方法では
、コンタクト部ではコンタクト孔を自己整合的に形成す
ることができると同時に、コンタクト部以外では段差部
を平坦化することができるので、自己整合コンタクトと
上層配線の微細加工との両方が同時に可能である。
、コンタクト部ではコンタクト孔を自己整合的に形成す
ることができると同時に、コンタクト部以外では段差部
を平坦化することができるので、自己整合コンタクトと
上層配線の微細加工との両方が同時に可能である。
【図１】本発明の第１実施例の一部を示しており、図６
のＡ−Ａ線に沿う部分の側断面図である。
のＡ−Ａ線に沿う部分の側断面図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】第１実施例によって製造したＤＲＡＭの平面図
である。
である。
【図７】本発明の第２実施例の一部を示す側断面図であ
る。
る。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】本発明の第３実施例の一部を示す側断面図で
ある。
ある。
【図１３】図１２に続く工程を示す側断面図である。
【図１４】図１３に続く工程を示す側断面図である。
【図１５】図１４に続く工程を示す側断面図である。
【図１６】本発明の一従来例を示す側断面図である。
１５ａ コンタクト孔
１６ ポリサイド膜
１７ ＳｉＯ２ 膜
３１ ＢＰＳＧ膜
Claims (4)
- 【請求項１】パターニングされた配線の上層に、少なく
とも低融点ガラス膜を含む層間絶縁膜を形成する工程と
、コンタクト部における前記層間絶縁膜にのみ耐熱処理
を施す工程と、前記耐熱処理後の前記層間絶縁膜に熱処
理を加える工程と、前記熱処理後の前記層間絶縁膜の全
面をエッチバックして、前記コンタクト部で前記配線の
側部にのみ前記層間絶縁膜を残す工程とを有する半導体
装置の製造方法。 - 【請求項２】前記コンタクト部における前記低融点ガラ
ス膜にフッ素を導入することによって前記耐熱処理を施
す請求項１記載の半導体装置の製造方法。 - 【請求項３】前記コンタクト部における前記低融点ガラ
ス膜上に非流動性膜を形成することによって前記耐熱処
理を施す請求項１記載の半導体装置の製造方法。 - 【請求項４】前記コンタクト部における前記低融点ガラ
ス膜を除去することによって前記耐熱処理を施す請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110924A JPH04317358A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110924A JPH04317358A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317358A true JPH04317358A (ja) | 1992-11-09 |
Family
ID=14548072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110924A Pending JPH04317358A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317358A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669193A (ja) * | 1991-11-15 | 1994-03-11 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| US5340774A (en) * | 1993-02-04 | 1994-08-23 | Paradigm Technology, Inc. | Semiconductor fabrication technique using local planarization with self-aligned transistors |
| US5895961A (en) * | 1995-10-11 | 1999-04-20 | Paradigm Technology, Inc. | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts |
| US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
| US6177343B1 (en) | 1995-09-14 | 2001-01-23 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6214749B1 (en) | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
-
1991
- 1991-04-16 JP JP3110924A patent/JPH04317358A/ja active Pending
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| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
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