JPH02260454A - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
- Publication number
- JPH02260454A JPH02260454A JP1079739A JP7973989A JPH02260454A JP H02260454 A JPH02260454 A JP H02260454A JP 1079739 A JP1079739 A JP 1079739A JP 7973989 A JP7973989 A JP 7973989A JP H02260454 A JPH02260454 A JP H02260454A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- electrode
- layer
- pillar
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、容量素子とスイッチングトランジスタとでメ
モリセルが構成されているメモリ装置の製造方法に関す
るものである。
モリセルが構成されているメモリ装置の製造方法に関す
るものである。
本発明は、上記の様なメモリ装置の製造・方法において
、スイッチングトランジスタの一方のソース・ドレイン
領域上の柱状体の底面及び外周面に容量素子の一方の電
極を筒状に形成し、柱状体を除去してから容量素子の他
方の電極を形成することによって、集積度の高いメモリ
装置を簡単な工程で製造することができる様にしたもの
である。
、スイッチングトランジスタの一方のソース・ドレイン
領域上の柱状体の底面及び外周面に容量素子の一方の電
極を筒状に形成し、柱状体を除去してから容量素子の他
方の電極を形成することによって、集積度の高いメモリ
装置を簡単な工程で製造することができる様にしたもの
である。
容量素子とスイッチングトランジスタとでメモリセルが
構成されているメモリ装置の一つに、ＭＯＳ −Ｄ Ｒ
Ａ Ｍがある。このＭＯ３−ＤＲＡＭのメモリセル構造
には、プレーナキャパシタセルやスタックドキャパシタ
セルやトレンチキャパシタセル等が従来からある。
構成されているメモリ装置の一つに、ＭＯＳ −Ｄ Ｒ
Ａ Ｍがある。このＭＯ３−ＤＲＡＭのメモリセル構造
には、プレーナキャパシタセルやスタックドキャパシタ
セルやトレンチキャパシタセル等が従来からある。
スタックドキャパシタセルは、ブレーナキャパシタセル
に比べて平面的な面積当りのキャパシタ容量を大きくす
ることができ、ソフトエラーにも強いが、トレンチキャ
パシタセルの様にトレンチを深く掘りそれに伴ってキャ
パシタ容量を大きくするということはできない。
に比べて平面的な面積当りのキャパシタ容量を大きくす
ることができ、ソフトエラーにも強いが、トレンチキャ
パシタセルの様にトレンチを深く掘りそれに伴ってキャ
パシタ容量を大きくするということはできない。
一方、トレンチキャパシタセルも、キャパシタとスイッ
チングトランジスタとが平面的に並んでいるので、セル
の小型化つまり高集積化に限度がある。
チングトランジスタとが平面的に並んでいるので、セル
の小型化つまり高集積化に限度がある。
そこで、スイッチングトランジスタの一方のソース・ド
レイン領域上に容量素子の一方の電極を筒状に形成する
ことが考えられている（例えば、特開昭６１−２８６２
７０号公報）。
レイン領域上に容量素子の一方の電極を筒状に形成する
ことが考えられている（例えば、特開昭６１−２８６２
７０号公報）。
そして、この様な電極を形成するために、半導体基体上
に被覆層を一旦形成し、ソース・ドレイン領域に達する
開口を被覆層に形成し、この開口の底面及び内周面に電
極を形成することが考えられている。
に被覆層を一旦形成し、ソース・ドレイン領域に達する
開口を被覆層に形成し、この開口の底面及び内周面に電
極を形成することが考えられている。
ところが、一方の電極のパターニング後にも開口の底面
にこの電極を残存させるために、バターニングに先立っ
て一方の電極内を平坦化材料で埋める必要がある。
にこの電極を残存させるために、バターニングに先立っ
て一方の電極内を平坦化材料で埋める必要がある。
しかし、細い筒状の一方の電極内を平坦化材料で埋める
のは容易でない。従って、上記の様な方法では、集積度
の高いメモリ装置を簡単な工程で製造することができな
い。
のは容易でない。従って、上記の様な方法では、集積度
の高いメモリ装置を簡単な工程で製造することができな
い。
本発明によるメモリ装置の製造方法は、スイッチングト
ランジスタ１３の一方のソース・ドレイン領域１５ｂに
接続する様に半導体基体ｌｌ上に第１の導電層１７を形
成する工程と、前記第１の導電層１７上に柱状体２１を
形成する工程と、前記第１の導電層１７に接続する様に
前記柱状体２１の外周面に第２の導電層２３を形成する
と共に、前記第１の導電層１７を前記柱状体２１の底面
に残存させる工程と、前記第２の導電層２３の前記形成
及び前記第１の導電層１７の前記残存の後に前記柱状体
２１を除去する工程と、前記柱状体２１の前記除去の後
に前記第１及び第２の導電層１７．２３の表面に誘電体
膜２５を形成する工程と、前記誘電体膜２５を覆って第
３の導電層２６を形成する工程とを夫々具備し、前記第
１及び第２の導電層１７．２３を容量素子２７の一方の
電極とし、前記第３の導電層２６を前記容量素子２７の
他方の電極とする様にしている。
ランジスタ１３の一方のソース・ドレイン領域１５ｂに
接続する様に半導体基体ｌｌ上に第１の導電層１７を形
成する工程と、前記第１の導電層１７上に柱状体２１を
形成する工程と、前記第１の導電層１７に接続する様に
前記柱状体２１の外周面に第２の導電層２３を形成する
と共に、前記第１の導電層１７を前記柱状体２１の底面
に残存させる工程と、前記第２の導電層２３の前記形成
及び前記第１の導電層１７の前記残存の後に前記柱状体
２１を除去する工程と、前記柱状体２１の前記除去の後
に前記第１及び第２の導電層１７．２３の表面に誘電体
膜２５を形成する工程と、前記誘電体膜２５を覆って第
３の導電層２６を形成する工程とを夫々具備し、前記第
１及び第２の導電層１７．２３を容量素子２７の一方の
電極とし、前記第３の導電層２６を前記容量素子２７の
他方の電極とする様にしている。
本発明によるメモリ装置の製造方法では、スイッチング
トランジスタ１３の一方のソース・トレイン領域１５ｂ
上の柱状体２１の底面及び外周面に容量素子２７の一方
の電極を筒状に形成し、柱状体２・１を除去してから容
量素子２７の他方の電極を形成している。
トランジスタ１３の一方のソース・トレイン領域１５ｂ
上の柱状体２１の底面及び外周面に容量素子２７の一方
の電極を筒状に形成し、柱状体２・１を除去してから容
量素子２７の他方の電極を形成している。
このため、開口の底面及び内周面に一方の電極を筒状に
形成する場合は、一方の電極のバターニング後にも開口
の底面にこの電極を残存させるために、パターニングに
先立って一方の電極内を平坦化材料で埋める必要がある
が、本発明ではこの必要がない。
形成する場合は、一方の電極のバターニング後にも開口
の底面にこの電極を残存させるために、パターニングに
先立って一方の電極内を平坦化材料で埋める必要がある
が、本発明ではこの必要がない。
（実施例〕
以下、ＭＯ３−ＤＲＡＭの製造に通用した本発明の一実
施例を、第１図を参照しながら説明する。
施例を、第１図を参照しながら説明する。
本実施例では、第１Ａ図に示す様に、ｓｉ基体１１の表
面に素子分離用のＳｉＯ□膜１２全１２形成し、スイッ
チングトランジスタ１３のゲート電極つまりワード線に
なるポリサイド層１４とソース・トレイン領域になる不
純物拡散層１５ａ、１５ｂとを通常の方法で形成する。
面に素子分離用のＳｉＯ□膜１２全１２形成し、スイッ
チングトランジスタ１３のゲート電極つまりワード線に
なるポリサイド層１４とソース・トレイン領域になる不
純物拡散層１５ａ、１５ｂとを通常の方法で形成する。
なお、スイッチングトランジスタ■３はＬＤＤ構造をな
している。
している。
その後、眉間絶縁膜である厚さ２０００人程度程度ｉｎ
ｇ膜１６をＣＶＤ法等で堆積させ、不純物拡散層１５ａ
、１５ｂに達するコンタクト窓１６ａ。
ｇ膜１６をＣＶＤ法等で堆積させ、不純物拡散層１５ａ
、１５ｂに達するコンタクト窓１６ａ。
１６ｂをＳｉＯ□膜１６膜形６する。そして、多結晶５
４層１７を減圧ＣＶＤ法等で堆積させ、この多結晶Ｓｉ
層１７に不純物をドーピングする。
４層１７を減圧ＣＶＤ法等で堆積させ、この多結晶Ｓｉ
層１７に不純物をドーピングする。
次に、第１Ｂ図に示す様に、リン等がドープされていて
流動性を有するｓｔｏｇ）ＩＩＩ ２１を厚く堆積させ
る。このＳｉＯ□膜２１膜厚１はキャパシタ容量を決め
る第１のパラメータであり、厚ければ厚い程キャパシタ
容量が大きくなる。
流動性を有するｓｔｏｇ）ＩＩＩ ２１を厚く堆積させ
る。このＳｉＯ□膜２１膜厚１はキャパシタ容量を決め
る第１のパラメータであり、厚ければ厚い程キャパシタ
容量が大きくなる。
その後、不純物拡散層１５ａ、１５ｂ上にのみ３３０ｚ
膜２１が柱状に残る様に、レジスト２２を用いてＳｉＯ
□膜２１膜厚１−ニングする。
膜２１が柱状に残る様に、レジスト２２を用いてＳｉＯ
□膜２１膜厚１−ニングする。
次に、第１ｃ図に示す様に、レジスト２２を除去し、多
結晶Ｓｉ層２３を減圧ＣＶＤ法等で全面に堆積させ、全
面ＲＩＢを行うことによって）柱状の３３０ｚ膜２１の
外周面にのみ多結晶Ｓｉ層２３を残すと共に、ＳｉＯ□
膜２１膜厚１にのみ多結晶Ｓｉ層１７を残す。
結晶Ｓｉ層２３を減圧ＣＶＤ法等で全面に堆積させ、全
面ＲＩＢを行うことによって）柱状の３３０ｚ膜２１の
外周面にのみ多結晶Ｓｉ層２３を残すと共に、ＳｉＯ□
膜２１膜厚１にのみ多結晶Ｓｉ層１７を残す。
その後、レジスト２４を塗布し、このレジスト２４の不
純物拡散層１５ｂ上の部分に開口２４ａを形成し、この
状態でフン酸によるウェットエツチング等を行って、不
純物拡散層１５ｂ上のＳｉＯ□膜２１膜厚１する。
純物拡散層１５ｂ上の部分に開口２４ａを形成し、この
状態でフン酸によるウェットエツチング等を行って、不
純物拡散層１５ｂ上のＳｉＯ□膜２１膜厚１する。
次に、第１Ｄ図に示す様に、レジスト２４を除去し、多
結晶５ｉｌｉ１７．２３の表面の熱酸化等によって、誘
電体膜２５を形成する。
結晶５ｉｌｉ１７．２３の表面の熱酸化等によって、誘
電体膜２５を形成する。
そして、多結晶Ｓｉ層２６を全面に堆積させ、不純物拡
散層１５ａ上の多結晶Ｓｉ層２６を除去する様にパター
ニングを行う。このとき、不純物拡散層１５ａ上には厚
い３３０ｚ膜２１が残っているので、多結晶Ｓｉ層２６
のパターニングは容易に行うことができる。
散層１５ａ上の多結晶Ｓｉ層２６を除去する様にパター
ニングを行う。このとき、不純物拡散層１５ａ上には厚
い３３０ｚ膜２１が残っているので、多結晶Ｓｉ層２６
のパターニングは容易に行うことができる。
なお、多結晶Ｓｉ層の堆積は界面反応による成長によっ
て行われるので、多結晶Ｓｉ層２３が細長くても、良好
な段差被覆性で多結晶Ｓｉ層２６が堆積する。
て行われるので、多結晶Ｓｉ層２３が細長くても、良好
な段差被覆性で多結晶Ｓｉ層２６が堆積する。
また、不純物拡散層１５ｂ上の筒状の多結晶Ｓｉ層２３
の内部を多結晶Ｓｉ層２６で埋める様にすれば、多結晶
Ｓｉ層２６の表面を平１μ化させることができる。しか
も、設計ルールが厳しくなって筒状の多結晶Ｓｉ層２３
が細長くなればなる程平坦化が容易になるので、好都合
である。
の内部を多結晶Ｓｉ層２６で埋める様にすれば、多結晶
Ｓｉ層２６の表面を平１μ化させることができる。しか
も、設計ルールが厳しくなって筒状の多結晶Ｓｉ層２３
が細長くなればなる程平坦化が容易になるので、好都合
である。
この様にして不純物拡散層１５ｂ上に形成した多結晶Ｓ
ｉ層１７．２３、誘電体膜２５及び多結晶５４層２６に
よって、容量素子２７が構成される。
ｉ層１７．２３、誘電体膜２５及び多結晶５４層２６に
よって、容量素子２７が構成される。
即ち、多結晶Ｓｉ層１７．２３が記憶ノードとなってお
り、多結晶５４層２６が対向電極となっている。
り、多結晶５４層２６が対向電極となっている。
その後、眉間絶縁膜であるＳｉ基体１１９３１をＣＶＤ
法等で堆積させ、ビット線（図示せず）用のコンタクト
窓３２をＳｉＯ□膜３１．２１に形成する。
法等で堆積させ、ビット線（図示せず）用のコンタクト
窓３２をＳｉＯ□膜３１．２１に形成する。
その後、多結晶Ｓｉ層の堆積やタングステンの選択ＣＶ
Ｄ等によってビット線を形成するが、コンタクト窓を埋
める様にビット線を形成してこのピッ＋−ｉの表面を平
坦化することもできる。
Ｄ等によってビット線を形成するが、コンタクト窓を埋
める様にビット線を形成してこのピッ＋−ｉの表面を平
坦化することもできる。
以上の様な本実施例では、容量素子２７の容量を大きく
するために厚い３３０ｚ膜２１を堆積させているが、こ
の５４０ｚ膜２１は最終的には殆んど全部が除去される
ので、Ｓｉ基体１１へのストレスが小さく、Ｓｉ基体１
１に結晶欠陥等が発生するのが防止される。
するために厚い３３０ｚ膜２１を堆積させているが、こ
の５４０ｚ膜２１は最終的には殆んど全部が除去される
ので、Ｓｉ基体１１へのストレスが小さく、Ｓｉ基体１
１に結晶欠陥等が発生するのが防止される。
また、以上の様な本実施例で形成した記憶ノードである
多結晶Ｓｉ層１７．２３は、筒状であるので、パラツル
状等に比べて強度が大きい。
多結晶Ｓｉ層１７．２３は、筒状であるので、パラツル
状等に比べて強度が大きい。
本発明によるメモリ装置の製造方法では、容量素子の筒
状に形成した一方の電極内を平坦化材料で埋める必要が
ないので、一方の電極が筒状をなしているために平面的
な面積当りの容量素子の容量が大きく集積度の高いメモ
リ装置を簡単な工程で製造することができる。
状に形成した一方の電極内を平坦化材料で埋める必要が
ないので、一方の電極が筒状をなしているために平面的
な面積当りの容量素子の容量が大きく集積度の高いメモ
リ装置を簡単な工程で製造することができる。
第１図は本発明の一実施例を順次に示す側断面図である
。 なお、図面に用いた符号において、 １１・−−−・−−−Ｓ ｉ基体 １３−−−−ス・イツチングトランジスタ１５ ｂ −
−ｍ−−−−・−・不純物拡散層１ ’７・−−一−−
−−−−多結晶ＳｉＮ２１−−−−−−−ＳｉＯｚ膜 ２３ ・−−一−−−−−−多結晶Ｓｉ層２５−一−−
・−−−−一誘電体膜 ２６−−−−〜−一−−−一多結晶Ｓｉ層２７−−−−
−−−−−〜容量素子 である。
。 なお、図面に用いた符号において、 １１・−−−・−−−Ｓ ｉ基体 １３−−−−ス・イツチングトランジスタ１５ ｂ −
−ｍ−−−−・−・不純物拡散層１ ’７・−−一−−
−−−−多結晶ＳｉＮ２１−−−−−−−ＳｉＯｚ膜 ２３ ・−−一−−−−−−多結晶Ｓｉ層２５−一−−
・−−−−一誘電体膜 ２６−−−−〜−一−−−一多結晶Ｓｉ層２７−−−−
−−−−−〜容量素子 である。
Claims (1)
- 【特許請求の範囲】 容量素子とスイッチングトランジスタとでメモリセルが
構成されているメモリ装置の製造方法において、 前記スイッチングトランジスタの一方のソース・ドレイ
ン領域に接続する様に半導体基体上に第１の導電層を形
成する工程と、 前記第１の導電層上に柱状体を形成する工程と、前記第
１の導電層に接続する様に前記柱状体の外周面に第２の
導電層を形成すると共に、前記第１の導電層を前記柱状
体の底面に残存させる工程と、 前記第２の導電層の前記形成及び前記第１の導電層の前
記残存の後に前記柱状体を除去する工程と、 前記柱状体の前記除去の後に前記第１及び第２の導電層
の表面に誘電体膜を形成する工程と、前記誘電体膜を覆
って第３の導電層を形成する工程とを夫々具備し、 前記第１及び第２の導電層を前記容量素子の一方の電極
とし、前記第３の導電層を前記容量素子の他方の電極と
する様にしたメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079739A JPH02260454A (ja) | 1989-03-30 | 1989-03-30 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079739A JPH02260454A (ja) | 1989-03-30 | 1989-03-30 | メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260454A true JPH02260454A (ja) | 1990-10-23 |
Family
ID=13698590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079739A Pending JPH02260454A (ja) | 1989-03-30 | 1989-03-30 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260454A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180062A (ja) * | 1989-12-08 | 1991-08-06 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| US5280444A (en) * | 1991-04-01 | 1994-01-18 | Mitsubishi Denki Kabushiki Kaisha | Dram comprising stacked-type capacitor having vertically protruding part and method of manufacturing the same |
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
| US5907772A (en) * | 1996-02-26 | 1999-05-25 | Nec Corporation | Method of producing cylindrical storage node of stacked capacitor in memory cell |
-
1989
- 1989-03-30 JP JP1079739A patent/JPH02260454A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180062A (ja) * | 1989-12-08 | 1991-08-06 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US5280444A (en) * | 1991-04-01 | 1994-01-18 | Mitsubishi Denki Kabushiki Kaisha | Dram comprising stacked-type capacitor having vertically protruding part and method of manufacturing the same |
| US5393688A (en) * | 1991-04-01 | 1995-02-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a stacked capacitor DRAM |
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
| US5821140A (en) * | 1993-02-12 | 1998-10-13 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5900660A (en) * | 1993-02-12 | 1999-05-04 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory calls |
| US6110774A (en) * | 1993-02-12 | 2000-08-29 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| US5907772A (en) * | 1996-02-26 | 1999-05-25 | Nec Corporation | Method of producing cylindrical storage node of stacked capacitor in memory cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950006473B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP2886280B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2501501B2 (ja) | 半導体メモリ―装置のメモリ―セルに用いられるキャパシタ―の製造方法及びその構造 | |
| US7888231B2 (en) | Method for fabricating a three-dimensional capacitor | |
| JPH077087A (ja) | 多ピン積層コンデンサおよびその製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JPH0439964A (ja) | Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法 | |
| JP2000216356A (ja) | 半導体装置およびその製造方法 | |
| JPH03190162A (ja) | 半導体装置及びその製造方法 | |
| JPH02260454A (ja) | メモリ装置の製造方法 | |
| JP3569168B2 (ja) | 半導体装置の製造方法 | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPH02263467A (ja) | メモリ装置 | |
| US5879988A (en) | Capacitor of a DRAM cell and method of making same | |
| JP2836546B2 (ja) | 半導体装置およびその製造方法 | |
| KR0155883B1 (ko) | 반도체 장치의 커패시터 및 그 제조방법 | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3271612B2 (ja) | 蓄積容量部の製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| JPS63197368A (ja) | 半導体装置とその製造方法 | |
| JP2003007855A (ja) | 半導体装置およびその製造方法 | |
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JP2745645B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100384793B1 (ko) | 커패시터의 제조방법 |