JPH02219264A - Ｄｒａｍセルおよびその製造方法 - Google Patents
Ｄｒａｍセルおよびその製造方法Info
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- JPH02219264A JPH02219264A JP1039899A JP3989989A JPH02219264A JP H02219264 A JPH02219264 A JP H02219264A JP 1039899 A JP1039899 A JP 1039899A JP 3989989 A JP3989989 A JP 3989989A JP H02219264 A JPH02219264 A JP H02219264A
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- silicon oxide
- insulating
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関するものである。
従来の技術
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つの容量部から構成されたいわゆる゛ １トラ
ンジスタ型″メモリセルは、構成要素が少なく、セル面
積の微小化が容易なため広く使われている。近年、半導
体メモリは、高集積化と大容量化が追求され、素子の微
細化が要請されている。１トランジスタ型メモリセルに
おいては、情報判定の容易さ、放射線への耐性を維持す
るために、メモリセル容量の減少は極力避けなければな
らない。そこで、当初のプレーナ型構造に比べ、比較的
大きな蓄積容量が得られるスタック形の蓄積キャパシタ
が提案されている。例えば第３図に示す構造では、隣接
セルのワード線の上部を含むフィールド酸化膜２の上部
領域が蓄積キャパシタに用いられるので、当初のプレー
ナ構造に比べ、蓄積容量が増大する。
スタと１つの容量部から構成されたいわゆる゛ １トラ
ンジスタ型″メモリセルは、構成要素が少なく、セル面
積の微小化が容易なため広く使われている。近年、半導
体メモリは、高集積化と大容量化が追求され、素子の微
細化が要請されている。１トランジスタ型メモリセルに
おいては、情報判定の容易さ、放射線への耐性を維持す
るために、メモリセル容量の減少は極力避けなければな
らない。そこで、当初のプレーナ型構造に比べ、比較的
大きな蓄積容量が得られるスタック形の蓄積キャパシタ
が提案されている。例えば第３図に示す構造では、隣接
セルのワード線の上部を含むフィールド酸化膜２の上部
領域が蓄積キャパシタに用いられるので、当初のプレー
ナ構造に比べ、蓄積容量が増大する。
発明が解決しようとする課題
本発明が解決しようとする課題は、上記スタック形キャ
パシタにおける容量不足の問題である。
パシタにおける容量不足の問題である。
課題を解決するための手段
本発明は、誘電体膜に熱酸化による酸化硅素膜又は、上
記酸化硅素膜上に窒化硅素膜を形成した２層膜又は、前
記２層膜表面の窒化硅素膜表面を酸化することにより形
成した、酸化硅素膜、窒化硅素膜、酸化硅素膜の３層膜
を用いることを特徴とするＤＲＡＭセルである。
記酸化硅素膜上に窒化硅素膜を形成した２層膜又は、前
記２層膜表面の窒化硅素膜表面を酸化することにより形
成した、酸化硅素膜、窒化硅素膜、酸化硅素膜の３層膜
を用いることを特徴とするＤＲＡＭセルである。
作用
即ち本発明に係るＤＲＡＭセルにおいては、電荷蓄積電
極の表面積を大幅に拡大させることが可能になり蓄積容
量の増大が図れる。さらに、電荷蓄積電極の表面積はエ
ツチング除去する第３の絶縁膜の厚さと、上記絶縁膜上
に延在する電荷蓄積電荷の面積によって決定するため蓄
積容量のばらつきは従来より大幅に縮小される。
極の表面積を大幅に拡大させることが可能になり蓄積容
量の増大が図れる。さらに、電荷蓄積電極の表面積はエ
ツチング除去する第３の絶縁膜の厚さと、上記絶縁膜上
に延在する電荷蓄積電荷の面積によって決定するため蓄
積容量のばらつきは従来より大幅に縮小される。
実施例
以下本発明を、図示実施例により具体的に説明する。第
１図は本発明に係る蓄積キャパシタを有するＤＲＡＭセ
ルの一実施例を示す工程断面図である。第２図は本発明
に係る蓄積キャパシタを有するＤＲＡＭセルの他の実施
例を示す工程断面図である。なお第１図（ａ）以外はＳ
１基板内のｎ◆ソース、ｎ◆ドレイン及びフィールド酸
化膜は省略して図示する。最初に本発明の一実施例を第
１図を用いて説明する。まず第１図（ａ）に示すように
フィールド酸化膜２が形成されたＰ−Ｓ１基板１上に通
常の工程によりトランジスタを形成する。続いて上記基
板上全面にポリシリコン膜を堆積しドーピングした後第
１図（ｂ）に示す如くポリシリコンバッド８を形成する
。さらに第１図（Ｃ）に示す如く第１の絶縁膜９、例え
ばＮＳＣとＢＰＳＧを堆積しフローさせて平坦化した膜
を形成し、その上に第２の絶縁膜１０、例えば窒化硅素
膜を７０ｎｍ堆積する。さらにその上に第３の絶縁膜１
１例えば気相成長法による酸化硅素（例えばＰＳＧ）を
２００ｎｍ堆積する。その後フォトリソ工程によりコン
タクト孔Ｉ２をパターニングし、第１〜第３の絶縁膜９
．１０、ＩＩにコンタクト孔Ｉ２を開口する。上記コン
タクト孔１２内及び第３の絶縁膜ｌｌ上に電荷蓄積電極
を形成するための導電膜例えばｎ４ポリシリコンを堆積
し、フォトリソ工程及びエツチング工程により第１図（
ｅ）に示す如く電荷蓄積電極１３を形成する。
１図は本発明に係る蓄積キャパシタを有するＤＲＡＭセ
ルの一実施例を示す工程断面図である。第２図は本発明
に係る蓄積キャパシタを有するＤＲＡＭセルの他の実施
例を示す工程断面図である。なお第１図（ａ）以外はＳ
１基板内のｎ◆ソース、ｎ◆ドレイン及びフィールド酸
化膜は省略して図示する。最初に本発明の一実施例を第
１図を用いて説明する。まず第１図（ａ）に示すように
フィールド酸化膜２が形成されたＰ−Ｓ１基板１上に通
常の工程によりトランジスタを形成する。続いて上記基
板上全面にポリシリコン膜を堆積しドーピングした後第
１図（ｂ）に示す如くポリシリコンバッド８を形成する
。さらに第１図（Ｃ）に示す如く第１の絶縁膜９、例え
ばＮＳＣとＢＰＳＧを堆積しフローさせて平坦化した膜
を形成し、その上に第２の絶縁膜１０、例えば窒化硅素
膜を７０ｎｍ堆積する。さらにその上に第３の絶縁膜１
１例えば気相成長法による酸化硅素（例えばＰＳＧ）を
２００ｎｍ堆積する。その後フォトリソ工程によりコン
タクト孔Ｉ２をパターニングし、第１〜第３の絶縁膜９
．１０、ＩＩにコンタクト孔Ｉ２を開口する。上記コン
タクト孔１２内及び第３の絶縁膜ｌｌ上に電荷蓄積電極
を形成するための導電膜例えばｎ４ポリシリコンを堆積
し、フォトリソ工程及びエツチング工程により第１図（
ｅ）に示す如く電荷蓄積電極１３を形成する。
次に、第２の絶縁膜１０（窒化硅素膜）に対して第３の
絶縁膜１１（ＰＳＧ）のエツチングレートが充分大きな
条件箱３の絶縁膜１１（ＰＳＧ）をエツチング除去する
。上記工程により露出した電荷蓄積電極１３の表面に誘
電体膜１４例えば５Ｉ０２．５ＩｓＮ４＋５Ｉ０２の３
層膜を形成しさらに第１図（ｇ）に示す如く誘電体膜１
４を介して電荷蓄積電極１３を履うようにｎ１ポリシリ
コンを堆積して対向電極１５を形成する。なお第２の絶
縁膜ｌＯに多結晶硅素膜を用いる場合、他の膜からの不
純物の拡散によりリークの原因になる恐れがあるため、
必要に応じて第２の絶縁膜ｌＯを除去する。上記実施例
に示すように、本発明に係る蓄積キャパシタにおいては
、集積度を下げずに従来のスタックドキャパシタよりも
大幅にキャパシタ面積を広くでき十分な容量を確保でき
る。
絶縁膜１１（ＰＳＧ）のエツチングレートが充分大きな
条件箱３の絶縁膜１１（ＰＳＧ）をエツチング除去する
。上記工程により露出した電荷蓄積電極１３の表面に誘
電体膜１４例えば５Ｉ０２．５ＩｓＮ４＋５Ｉ０２の３
層膜を形成しさらに第１図（ｇ）に示す如く誘電体膜１
４を介して電荷蓄積電極１３を履うようにｎ１ポリシリ
コンを堆積して対向電極１５を形成する。なお第２の絶
縁膜ｌＯに多結晶硅素膜を用いる場合、他の膜からの不
純物の拡散によりリークの原因になる恐れがあるため、
必要に応じて第２の絶縁膜ｌＯを除去する。上記実施例
に示すように、本発明に係る蓄積キャパシタにおいては
、集積度を下げずに従来のスタックドキャパシタよりも
大幅にキャパシタ面積を広くでき十分な容量を確保でき
る。
次に、本発明に係るＤＲＡＭセルの製造法の他の実施例
を第２図で説明する。コンタクト孔形成までは、前述の
実施例に従い、続＜ｎ”ポリシリコンは第２図（ｅ）に
示す如くコンタクト孔が完全に埋め込まれない膜厚だけ
堆積し、ホ） ＩＪソ工程及びエツチング工程により電
荷蓄積電極１３を形成する。
を第２図で説明する。コンタクト孔形成までは、前述の
実施例に従い、続＜ｎ”ポリシリコンは第２図（ｅ）に
示す如くコンタクト孔が完全に埋め込まれない膜厚だけ
堆積し、ホ） ＩＪソ工程及びエツチング工程により電
荷蓄積電極１３を形成する。
後の工程も第１の実施例に従って、第２図（ｆ）に示す
如く第３の絶縁膜（ＰＳＧ）１１をエツチング除去する
。
如く第３の絶縁膜（ＰＳＧ）１１をエツチング除去する
。
そして第２図（ｇ）に示す如く誘電体膜１４を形成後ｎ
◆ポリシリコンを堆積して対向電極１５を形成する。
◆ポリシリコンを堆積して対向電極１５を形成する。
上記実施例に示すように、本発明に係る蓄積キャパシタ
においては、前述の実施例よりもさらに大幅にキャパシ
タ面積を広くでき、十分な容量を確保できる。
においては、前述の実施例よりもさらに大幅にキャパシ
タ面積を広くでき、十分な容量を確保できる。
発明の詳細
な説明したように本発明によれば、蓄積容量が大きく蓄
積容量のばらつきが少ないＤＲＡＭセルを容易に高い歩
留りで形成できる。
積容量のばらつきが少ないＤＲＡＭセルを容易に高い歩
留りで形成できる。
第１図は、本発明に係るＤＲＡＭセルの製造方法の一実
施例の工程断面図、第２図は、本発明に係るＤＲＡＭセ
ルの製造方法の他の実施例の工程断面図、第３図は、ス
タックドキャパシタを具備する従来のＤＲＡＭセルの模
式断面図である。 ８・・・・ポリシリコンバッド、９・・・・第１の絶縁
膜、１０・・・・第２の絶縁膜、１１・・・・第３の絶
縁膜、１２・・・・コンタクト孔、Ｉ３・・・・電荷蓄
積電極、Ｉ４・・・・誘電体膜、１５・・・・対向電極
。 代理人の氏名 弁理士 粟野重孝 はが１名粧
施例の工程断面図、第２図は、本発明に係るＤＲＡＭセ
ルの製造方法の他の実施例の工程断面図、第３図は、ス
タックドキャパシタを具備する従来のＤＲＡＭセルの模
式断面図である。 ８・・・・ポリシリコンバッド、９・・・・第１の絶縁
膜、１０・・・・第２の絶縁膜、１１・・・・第３の絶
縁膜、１２・・・・コンタクト孔、Ｉ３・・・・電荷蓄
積電極、Ｉ４・・・・誘電体膜、１５・・・・対向電極
。 代理人の氏名 弁理士 粟野重孝 はが１名粧
Claims (7)
- （１）誘電体膜に熱酸化による酸化硅素膜又は、上記酸
化硅素膜上に窒化硅素膜を形成した２層膜又は、前記２
層膜表面の窒化硅素膜表面を酸化することにより形成し
た、酸化硅素膜、窒化硅素膜、酸化硅素膜の３層膜を用
いることを特徴とするＤＲＡＭセル。 - （２）トランジスタを形成した半導体基板上に、第１の
絶縁膜を形成し、上記第１の絶縁膜上に第２の絶縁膜を
形成し、上記第２の絶縁膜に比べてエッチング速度の充
分大きな第３の絶縁膜を上記第２の絶縁膜上に形成する
工程と、前記第１〜第３の絶縁膜上にホトリソ工程によ
りパターンを形成し、第１〜第３の絶縁膜にエッチング
によりコンタクト孔を形成する工程と、上記コンタクト
孔及び全面に第１の導電体膜を堆積し、ホトリソ工程及
びエッチングにより電荷蓄積電極を形成する工程と、前
記第３の絶縁膜をエッチングにより除去し、前記電荷蓄
積電極の露出表面に誘電体膜を形成する工程と、上記誘
電体膜を介し前記電荷蓄積電極を履うように第２・導電
体膜を堆積し対向電極を形成する工程とを含むことを特
徴とするＤＲＡＭセルの製造方法。 - （３）第２の絶縁膜を窒化硅素又は多結晶硅素膜とする
ことを特徴とする特許請求の範囲第２項に記載のＤＲＡ
Ｍセルの製造方法。 - （４）第１の導電体膜をまず第１の多結晶硅素膜を形成
後Ａｓイオンを注入し、さらに上記多結晶硅素膜上に第
２の多結晶硅素膜を形成後熱処理をすることにより形成
することを特徴とする特許請求の範囲第２項に記載のＤ
ＲＡＭセルの製造方法。 - （５）第１及び第２の導電体膜をｉｎ−ｓｉｔｕＰｄｏ
ｐｅｄ多結晶硅素膜と多結晶硅素膜を連続堆積した後熱
処理することにより形成することを特徴とする特許請求
の範囲第２項に記載のＤＲＡＭセルの製造方法。 - （６）第１及び第２の導電体膜をｉｎ−ｓｉｔｕＰｄｏ
ｐｅｄ多結晶硅素膜を堆積後熱処理することにより形成
することを特徴とする特許請求の範囲第２項に記載のＤ
ＲＡＭセルの製造方法。 - （７）第１及び第３の絶縁膜を少なくとも気相成長法に
よる酸化硅素膜と不純物を含む酸化硅素膜よりなる多層
膜とし、熱処理により不純物を含む酸化硅素膜をフロー
させて平坦化する工程を特徴とする特許請求の範囲第２
項記載のＤＲＡＭセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039899A JPH02219264A (ja) | 1989-02-20 | 1989-02-20 | Ｄｒａｍセルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039899A JPH02219264A (ja) | 1989-02-20 | 1989-02-20 | Ｄｒａｍセルおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219264A true JPH02219264A (ja) | 1990-08-31 |
Family
ID=12565811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039899A Pending JPH02219264A (ja) | 1989-02-20 | 1989-02-20 | Ｄｒａｍセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219264A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254751A (ja) * | 1989-03-29 | 1990-10-15 | Fujitsu Ltd | 半導体メモリセル |
| US5166088A (en) * | 1990-07-03 | 1992-11-24 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device contact vias in layers comprising silicon nitride and glass |
| JPH06140569A (ja) * | 1991-11-16 | 1994-05-20 | Samsung Electron Co Ltd | 半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法 |
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| DE19620185A1 (de) * | 1996-01-10 | 1997-07-24 | Lg Semicon Co Ltd | Verfahren zur Herstellung eines Kondensators einer Halbleitereinrichtung |
| US5840619A (en) * | 1994-02-23 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device having a planarized surface |
| US5986300A (en) * | 1995-06-27 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| DE19624698C2 (de) * | 1995-06-27 | 2002-03-14 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zur Herstellung einer Halbleiterspeichereinrichtung |
| US6384441B1 (en) * | 2000-03-31 | 2002-05-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6756627B1 (en) * | 1997-03-14 | 2004-06-29 | Micron Technology, Inc. | Container capacitor |
-
1989
- 1989-02-20 JP JP1039899A patent/JPH02219264A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254751A (ja) * | 1989-03-29 | 1990-10-15 | Fujitsu Ltd | 半導体メモリセル |
| US5166088A (en) * | 1990-07-03 | 1992-11-24 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device contact vias in layers comprising silicon nitride and glass |
| JPH06140569A (ja) * | 1991-11-16 | 1994-05-20 | Samsung Electron Co Ltd | 半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法 |
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| US5840619A (en) * | 1994-02-23 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device having a planarized surface |
| DE19624698C2 (de) * | 1995-06-27 | 2002-03-14 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zur Herstellung einer Halbleiterspeichereinrichtung |
| US5986300A (en) * | 1995-06-27 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US6146942A (en) * | 1995-06-27 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
| DE19620185C2 (de) * | 1996-01-10 | 1999-07-22 | Lg Semicon Co Ltd | Verfahren zur Herstellung eines Kondensators einer Halbleitereinrichtung |
| DE19620185A1 (de) * | 1996-01-10 | 1997-07-24 | Lg Semicon Co Ltd | Verfahren zur Herstellung eines Kondensators einer Halbleitereinrichtung |
| US6756627B1 (en) * | 1997-03-14 | 2004-06-29 | Micron Technology, Inc. | Container capacitor |
| US6384441B1 (en) * | 2000-03-31 | 2002-05-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6475858B2 (en) | 2000-03-31 | 2002-11-05 | Fujitsu Limited | Method of manufacturing semiconductor device |
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