JPH02260540A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH02260540A JPH02260540A JP8106789A JP8106789A JPH02260540A JP H02260540 A JPH02260540 A JP H02260540A JP 8106789 A JP8106789 A JP 8106789A JP 8106789 A JP8106789 A JP 8106789A JP H02260540 A JPH02260540 A JP H02260540A
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- gate electrode
- diffusion layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型半導体装置の構造に関する。
半導体装置の微細化、高集積化にともないＭＯ８型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。
この問題を解決するためＬＤＤ （Ｌｉｇｈｔ １ｙＰ
ｏｐｅｄ Ｄｒａｉｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されても−する。、（Ｒ，ＩＺＡＷＡ。
ｏｐｅｄ Ｄｒａｉｎ）という構造が提案されている
が、このＬＤＤをさらに改良した構造が次の文献に掲載
されても−する。、（Ｒ，ＩＺＡＷＡ。
Ｔ、ＫＵＲＥ、Ｅ、ＴＡＫＥＤＡ、 ’ＴＨＥ Ｉ
ＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０Ｖ
ＥＲＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ） ＦＯＲ
ＤＥＥＰ ＳＵＢ ＭＩＣＲＯＮ ＶＬＳＩ’Ｓ
’、ＩＥＤＭ Ｔｅｃｈ、Ｄｉｉ Ｄｐ３８−ｐｐ
４１ １９８７） 〔発明が解決しようとする課題〕 しかし、前述の従来技術では、製造プロセスがかなり複
雑であり、低濃度不純物拡散層の寸法制御性が悪く、ゲ
ート電極の段差が大きいために、平坦性が悪いという課
題を有する。
ＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ ０Ｖ
ＥＲＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ） ＦＯＲ
ＤＥＥＰ ＳＵＢ ＭＩＣＲＯＮ ＶＬＳＩ’Ｓ
’、ＩＥＤＭ Ｔｅｃｈ、Ｄｉｉ Ｄｐ３８−ｐｐ
４１ １９８７） 〔発明が解決しようとする課題〕 しかし、前述の従来技術では、製造プロセスがかなり複
雑であり、低濃度不純物拡散層の寸法制御性が悪く、ゲ
ート電極の段差が大きいために、平坦性が悪いという課
題を有する。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、製造プロセスが容易であり、寸法
制御性、平坦性が良好な半導体装置を提供するところに
ある。
目的とするところは、製造プロセスが容易であり、寸法
制御性、平坦性が良好な半導体装置を提供するところに
ある。
本発明のＭＩＳ型半導体装置は、ゲート電極が、多結晶
ＳＬと、少くともその側壁に設けられた高融点金属シリ
サイドからなり、第１導電型半導体基板に設けられた第
２導電型紙濃度不純物拡散層が、ゲート絶縁膜をはさみ
、前記高融点金属シリサイドの直下に位置することを特
徴とする。
ＳＬと、少くともその側壁に設けられた高融点金属シリ
サイドからなり、第１導電型半導体基板に設けられた第
２導電型紙濃度不純物拡散層が、ゲート絶縁膜をはさみ
、前記高融点金属シリサイドの直下に位置することを特
徴とする。
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は本発明による半導体装置を表わす断面図であり
、１０１はＰ型Ｓｔ基板、１０２は素子分離用酸化膜、
１０３はゲート酸化膜、１０４はゲート電極であり、多
結晶シリコン１０４′と、その上部及び側壁を覆ったＴ
ｉシリサイド１０４′により形成されている。１０５は
低濃度Ｎ型不純物拡散層、１０６は高濃度不純物拡散層
であり、図で示したように前記低濃度不純物拡散層１０
５はゲート酸化膜１０３をはさんで前記ゲート電極１０
４側壁部の前記Ｔｉシリサイド１０４′の下部に配置さ
れている。この構造はゲート電極とドレイン部がオーバ
ラップした、いわゆるＧＯＬＤ構造であり、この構造を
用いることにより、ホットキャリアによるコンダクタン
スの劣化が避けられることは言うまでもない。
、１０１はＰ型Ｓｔ基板、１０２は素子分離用酸化膜、
１０３はゲート酸化膜、１０４はゲート電極であり、多
結晶シリコン１０４′と、その上部及び側壁を覆ったＴ
ｉシリサイド１０４′により形成されている。１０５は
低濃度Ｎ型不純物拡散層、１０６は高濃度不純物拡散層
であり、図で示したように前記低濃度不純物拡散層１０
５はゲート酸化膜１０３をはさんで前記ゲート電極１０
４側壁部の前記Ｔｉシリサイド１０４′の下部に配置さ
れている。この構造はゲート電極とドレイン部がオーバ
ラップした、いわゆるＧＯＬＤ構造であり、この構造を
用いることにより、ホットキャリアによるコンダクタン
スの劣化が避けられることは言うまでもない。
次に本発明の製造方法を簡単に示す。
１）Ｐ型Ｓｔ基板１０１上にＬＯＣＯ３法で素子分離用
酸化膜１０２を２０００〜７０００Ａ形成するした後に
、ゲート酸化膜１０３を熱酸化法により１００〜３００
人形成する。
酸化膜１０２を２０００〜７０００Ａ形成するした後に
、ゲート酸化膜１０３を熱酸化法により１００〜３００
人形成する。
２）多結晶Ｓｔを全面にＣＶＤ法で１０００〜５０００
人形成し、Ｎ型不純物を拡散法で注入した後フォトエツ
チングすることで、ゲート電極の１部１０４′を形成す
る。
人形成し、Ｎ型不純物を拡散法で注入した後フォトエツ
チングすることで、ゲート電極の１部１０４′を形成す
る。
３）前記ゲート電極の１部（多結晶Ｓｉパターン）１０
４′をマスクにＡｓ５Ｐ等をＤＯ３Ｅ量１０日〜１０Ｉ
４の範囲でイオン注入し、低濃度不純物拡散層１０５を
形成する。
４′をマスクにＡｓ５Ｐ等をＤＯ３Ｅ量１０日〜１０Ｉ
４の範囲でイオン注入し、低濃度不純物拡散層１０５を
形成する。
４）全面にスパッタ法でＴｉを２００〜１０００人形成
し、ハロゲンランプを用い、８００℃前後の温度で３０
ｓｅｃ程度アニールを行うことにより、前記多結晶５１
１０４’の上面及び側面にＴｉシリサイド１０４′が形
成される。未反応Ｔｉは、この後に選択エッチ液（アン
モニアと過酸化水素の混合水溶液）を用いて除去する。
し、ハロゲンランプを用い、８００℃前後の温度で３０
ｓｅｃ程度アニールを行うことにより、前記多結晶５１
１０４’の上面及び側面にＴｉシリサイド１０４′が形
成される。未反応Ｔｉは、この後に選択エッチ液（アン
モニアと過酸化水素の混合水溶液）を用いて除去する。
この工程により多結晶５Ｌ１０４’の上部及び側壁をＴ
ｉシリサイド１０４′が覆った形のゲート電極１０４が
完成する。
ｉシリサイド１０４′が覆った形のゲート電極１０４が
完成する。
５）前記ゲート電極１０４をマスクにＡｓ、Ｐ等をＤＯ
ＳＥ量１０１５〜１０Ｉ６の範囲でイオン注入し、熱ア
ニールすることで、高濃度不純物拡散層１０６を形成し
、本発明の半導体装置は完成する。
ＳＥ量１０１５〜１０Ｉ６の範囲でイオン注入し、熱ア
ニールすることで、高濃度不純物拡散層１０６を形成し
、本発明の半導体装置は完成する。
以上実施例を用いて、本発明の半導体装置を説明してき
たが、本発明の主旨を逸脱しない範囲で種々変更可能な
ことは言うまでもない。
たが、本発明の主旨を逸脱しない範囲で種々変更可能な
ことは言うまでもない。
例えば本実施例ではゲート電極の上部、側壁にＴｉシリ
サイドが設けられているが側壁だけでもかまわない。ま
たシリサイドに用いる高融点金属は、Ｔｉ以外に、Ｃｏ
ｓ Ｎ ｔ ＳＰ ｔ ｓ Ｗ−、Ｔ ａ ｓＭｏ等
でもよい。また本実施例ではＮｃｈＴｒを用いたが、Ｐ
ｃｈＴｒにも適用しうる。
サイドが設けられているが側壁だけでもかまわない。ま
たシリサイドに用いる高融点金属は、Ｔｉ以外に、Ｃｏ
ｓ Ｎ ｔ ＳＰ ｔ ｓ Ｗ−、Ｔ ａ ｓＭｏ等
でもよい。また本実施例ではＮｃｈＴｒを用いたが、Ｐ
ｃｈＴｒにも適用しうる。
本発明によれば、実施例で示したように製造プロセスが
非常に容易であり、低濃度不純物拡散層の寸法は高融点
金属の膜厚により容易に制御しうる。また、ゲート電極
は初期の多結晶Ｓｔの膜厚に比較し問題になるほどの膜
厚増加はないため、平桿性は良い。さらに高融点金属シ
リサイドによりゲート配線の低抵抗もはかられた、すぐ
れたＧＯＬＤ構造の半導体装置を提供できるという効果
を有する。
非常に容易であり、低濃度不純物拡散層の寸法は高融点
金属の膜厚により容易に制御しうる。また、ゲート電極
は初期の多結晶Ｓｔの膜厚に比較し問題になるほどの膜
厚増加はないため、平桿性は良い。さらに高融点金属シ
リサイドによりゲート配線の低抵抗もはかられた、すぐ
れたＧＯＬＤ構造の半導体装置を提供できるという効果
を有する。
【図面の簡単な説明】
第１図は本発明の半導体装置を表わす主要断面図。
１０１ ・
１０２・
１０３・
１０４ Φ
Ｐ型Ｓｔ基板
素子分離用酸化膜
ゲート酸化膜
ゲート電極
１０４′
１０４′
１０５・
１０６・
多結晶５ｔ
Ｔｉシリサイド
低濃度Ｎ型不純物拡散層
高濃度Ｎ型不純物拡散層
以
出願人 セイコーエプソン株式会社
Claims (1)
- ゲート電極が、多結晶Ｓｉと少くともその側壁に設けら
れた高融点金属シリサイドからなり、第１導電型半導体
基板に設けられた第２導電型紙濃度不純物拡散層が、ゲ
ート絶縁膜をはさみ、前記高融点金属シリサイドのほぼ
直下に位置することを特徴とするＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106789A JPH02260540A (ja) | 1989-03-31 | 1989-03-31 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106789A JPH02260540A (ja) | 1989-03-31 | 1989-03-31 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260540A true JPH02260540A (ja) | 1990-10-23 |
Family
ID=13736049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8106789A Pending JPH02260540A (ja) | 1989-03-31 | 1989-03-31 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260540A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| US7569408B1 (en) | 1991-03-06 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1989
- 1989-03-31 JP JP8106789A patent/JPH02260540A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569408B1 (en) | 1991-03-06 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| US6979840B1 (en) * | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| US7642584B2 (en) | 1991-09-25 | 2010-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
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