JPH02260808A - High speed programmable gain amplifier - Google Patents

High speed programmable gain amplifier

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Publication number
JPH02260808A
JPH02260808A JP8070189A JP8070189A JPH02260808A JP H02260808 A JPH02260808 A JP H02260808A JP 8070189 A JP8070189 A JP 8070189A JP 8070189 A JP8070189 A JP 8070189A JP H02260808 A JPH02260808 A JP H02260808A
Authority
JP
Japan
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input
circuit
differential
transistor
current
Prior art date
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Pending
Application number
JP8070189A
Other languages
Japanese (ja)
Inventor
Makoto Imamura
誠 今村
Kazuhiko Sakaguchi
和彦 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP8070189A priority Critical patent/JPH02260808A/en
Publication of JPH02260808A publication Critical patent/JPH02260808A/en
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Abstract

PURPOSE:To attain high speed input changeover and independent phase compensation of each input circuit by providing 2 sets each of current switch differential amplifier circuits to the collector of a transistor(TR) being a component of a differential input circuit so as to switch a current of the differential amplifier circuit to a power supply or the output. CONSTITUTION:Current switch circuits Q21, Q22, Q24 and Q25 are provided to collectors of differential input circuits Q23, Q26 to cause a current not selected to flow to a power supply (+Vcc), and since the differential input circuits Q23, Q26 are not turned off, the on-time is lost, the switching time is decreased, then the processing speed is quickened. Since the differential input circuits Q23, Q26 are provided independently of each input, the phase is compensated independently of the input circuit and optimum phase compensation as to each input is attained.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は高速プログラマブル・ゲインアンプに関し、更
に詳しくは入力を高速で切換えるようにした高速プログ
ラマブル・ゲインアンプに関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a high-speed programmable gain amplifier, and more particularly to a high-speed programmable gain amplifier whose inputs are switched at high speed.

(従来の技術) プログラマブル・ゲインアンプ(PGAと略す)は、そ
の内部に少なくとも2組のゲインアンプを内蔵しており
、外部からの切換え信号によって1組の、ゲインアンプ
をセレクトし、アンプを所定のゲインに設定するように
したものである。
(Prior Art) A programmable gain amplifier (abbreviated as PGA) has at least two sets of gain amplifiers built-in, and one set of gain amplifiers is selected by an external switching signal, and the amplifier is set to a predetermined value. The gain is set to .

第4図はPGAを用いたA/D変換システムの一般的な
構成を示すブロック図である。×1のゲインと×2のゲ
インをもつPGAIと、×4のゲインと×8のゲインを
もつPGA2とが直列接続され、PGA2の出力がA/
D変換器3に入る構成となっている。これらPGAI、
PGA2は外部からの切換え信号により2組のゲインア
ンプのいずれか一方をセレクトできるようになっている
FIG. 4 is a block diagram showing the general configuration of an A/D conversion system using PGA. A PGAI with a gain of ×1 and a gain of ×2 and a PGA2 with a gain of ×4 and a gain of ×8 are connected in series, and the output of PGA2 is A/
The configuration is such that it enters the D converter 3. These PGAI,
The PGA 2 is configured to be able to select one of two sets of gain amplifiers by a switching signal from the outside.

従って、図に示すシステムでは、入力切換えによりX4
.X8.X16の3種類のゲインが選べ、A/D変換器
3には常にフルスケール入力が入るようになっている。
Therefore, in the system shown in the figure, X4
.. X8. Three types of gains for X16 can be selected, and the A/D converter 3 always receives full-scale input.

第5図はPGAの従来構成例を示す回路図である。図よ
り明らかなようにPGAは集積回路により実現される場
合が多い。図に示すPGAは、入力切換部11.A入力
部12.B入力部13.ゲインステージ部14及び出力
部15より構成されている。入力切換部11は、アンプ
A、Bのいずれか一方をセレクトするための回路であり
、主としてトランジスタQ13.Q14及び電流源C8
1とで構成されている。
FIG. 5 is a circuit diagram showing an example of a conventional configuration of a PGA. As is clear from the figure, PGAs are often realized by integrated circuits. The PGA shown in the figure has an input switching section 11. A input section 12. B input section 13. It is composed of a gain stage section 14 and an output section 15. The input switching unit 11 is a circuit for selecting one of the amplifiers A and B, and mainly includes transistors Q13 . Q14 and current source C8
It consists of 1.

八人内部は、差動トランジスタQl、Q2.  トラン
ジスタQ5及び電流源CS4より構成されている。入力
部Bは、差動トランジスタQ3.Q4゜トランジスタQ
6及び電流源C33,C34より構成されている。図よ
り明らかなように、電流源CS4はA入力部、B入力部
に共通である。ゲインステージ部14は、トランジスタ
Q7.Q8゜これらトランジスタにバイアスを供給する
バイアス回路14A及びこれらトランジスタQ7.Q8
に駆動電流を与える電流源C82,C33とカレントミ
ラー回路とにより構成されている。位相補償用のコンザ
ンサを接続する端子Compもゲインステージ部14に
含まれる。ゲインステージを構成するトランジスタQ7
.Q8にはA入力部12及びB入力部13のコレクタ出
力が共通に入力されている。 出力部15は、所謂ダイ
アモンドバッファ回路であり、トランジスタQ9〜Q1
2及び電流源CS5.C86より構成されている。
Inside the eight are differential transistors Ql, Q2 . It is composed of a transistor Q5 and a current source CS4. Input section B includes differential transistors Q3. Q4゜Transistor Q
6 and current sources C33 and C34. As is clear from the figure, the current source CS4 is common to the A input section and the B input section. The gain stage section 14 includes transistors Q7. Q8゜Bias circuit 14A that supplies bias to these transistors and these transistors Q7. Q8
It is composed of current sources C82 and C33 that provide drive current to the circuits and a current mirror circuit. A terminal Comp to which a phase compensation capacitor is connected is also included in the gain stage section 14. Transistor Q7 forming the gain stage
.. The collector outputs of the A input section 12 and the B input section 13 are commonly input to Q8. The output section 15 is a so-called diamond buffer circuit, and includes transistors Q9 to Q1.
2 and current source CS5. It is composed of C86.

出力Outは、コンプリメンタリ回路用トランジスタQ
11.Q12の接続点より取出されている。
Output Out is complementary circuit transistor Q
11. It is taken out from the connection point of Q12.

以上の構成より明らかなように、ゲインステージ部14
及び出力部15はアンプA、Bに共通である。
As is clear from the above configuration, the gain stage section 14
The output section 15 is common to amplifiers A and B.

このように構成された回路において、入力切換部11で
アンプA、アンプBのいずれか一方にセレクト信号を与
える。例えばアンプAのセレクト信号を与えると、トラ
ンジスタQ13がオンになる。013がオンになると、
A入力部がオンになる。八人内部12がオンになった状
態でトランジスタQl、Q2のベースに差動入力信号が
入る。
In the circuit configured in this way, the input switching section 11 gives a selection signal to either amplifier A or amplifier B. For example, when a select signal from amplifier A is applied, transistor Q13 is turned on. When 013 is turned on,
A input section turns on. With the internal circuit 12 turned on, a differential input signal is input to the bases of the transistors Ql and Q2.

A入力部12のコレクタ出力はゲインステージ部14に
よりシングルエンドの信号に変換される。
The collector output of the A input section 12 is converted into a single-ended signal by the gain stage section 14.

ゲインステージ部14の出力は出力部15に入って電流
増幅された後、出力端子Outから出力される。
The output of the gain stage section 14 enters the output section 15, where it is current-amplified and then output from the output terminal Out.

(発明が解決しようとする課題) 従来の回路では、トランジスタQ5.Q6で入力部をA
、 Hのいずれかに決定するため、電流源C34を流れ
る電流を切換えている(電流スイッチ動作)。このよう
な電流スイッチ動作では、トランジスタQ5.Q6のオ
フになった側のコレクタ容量にチャージされた電荷を放
電させる必要がある。従って、別に放電回路を設けない
と高速のスイッチングができない。このコレクタ容量の
ために、各入力回路毎のアイソレーションも悪くなる。
(Problem to be Solved by the Invention) In the conventional circuit, transistor Q5. Input part A in Q6
, H, the current flowing through the current source C34 is switched (current switch operation). In such a current switch operation, transistor Q5. It is necessary to discharge the charge accumulated in the collector capacitance on the turned-off side of Q6. Therefore, high-speed switching cannot be achieved unless a separate discharge circuit is provided. This collector capacitance also deteriorates the isolation of each input circuit.

また、ゲインステージ部14及び出力部15が共通化さ
れているため、アンプA、Bに合わせて別々に最適の位
相補償を行うことができないという不具合があった。
Furthermore, since the gain stage section 14 and the output section 15 are shared, there is a problem in that optimal phase compensation cannot be performed separately for the amplifiers A and B.

本発明はこのような課題に鑑みてなされたものであって
、その目的は入力切換えを高速で行うと共に、位相補償
を各入力回路毎に独立に行うことができる高速プログラ
マブル・ゲインアンプを提供することを目的としている
The present invention has been made in view of these problems, and its purpose is to provide a high-speed programmable gain amplifier that can perform input switching at high speed and perform phase compensation independently for each input circuit. The purpose is to

(課題を解決するための手段) 前記した課題を解決する本発明は、その内部に少なくと
も2組のゲインアンプを内蔵し、外部切換え信号により
そのうちの何れか一方をセレクトするようにしたプログ
ラマブル拳ゲインアンプにおいて、各入力を受ける差動
入力回路を入力の数だけ設けると共に、差動入力回路を
構成するトランジスタのコレクタ側に2組ずつの電流ス
イッチ用差動回路を設け、これら差動回路用トランジス
タのコレクタの一方を電源に、他方を出力とし、これら
差動回路用トランジスタのベースに入力切換え信号を与
え、これら差動回路の電流を電源又は出力に切換えるよ
うに構成したことを特徴としている。
(Means for Solving the Problems) The present invention, which solves the problems described above, provides a programmable gain amplifier that includes at least two sets of gain amplifiers and selects one of them using an external switching signal. In the amplifier, as many differential input circuits as the number of inputs are provided to receive each input, and two sets of current switch differential circuits are provided on the collector side of the transistors constituting the differential input circuit. One of the collectors is used as a power supply and the other as an output, and an input switching signal is applied to the bases of these differential circuit transistors to switch the current of these differential circuits to the power supply or output.

(作用) 入力の切換えを差動入力部を構成するトランジスタのコ
レクタ側で行う。かつ、この入力切換え部を差動構成の
トランジスタを用い、使用しない側のアンプ出力を電源
側に逃がすようにする。このような構成とすることによ
り、高速のスイッチングを行うことができる。また、エ
ミッタ回路を自由に設計できるので、位相補償も回路に
応じて独立に行うことができる。
(Operation) Input switching is performed on the collector side of the transistors forming the differential input section. In addition, this input switching section uses transistors with a differential configuration, so that the amplifier output on the side that is not used is released to the power supply side. With such a configuration, high-speed switching can be performed. Furthermore, since the emitter circuit can be designed freely, phase compensation can also be performed independently depending on the circuit.

(実施例) 以下、図面を参照して本発明の実施例を詳細に説明する
(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図は本発明の一実施例を示す要部の構成を示す電気
回路図である。図にはアンプA、Bの入力切換え回路の
み示し、ゲインステージ部及び出力部は図示していない
。ゲインステージ部及び出力部の構成は、第5図に示す
回路と同様であるものとする。図において、20.21
は2組の差動入力部である。これら差動入力部20.2
1は、下段が差動トランジスタQ23.Q26及びQ2
9、Q32による差動入力回路を、上段がトランジスタ
Q21.Q22、Q24.Q25、Q27゜Q28、Q
30.Q31による電流スイッチ回路をそれぞれ構成し
ている。
FIG. 1 is an electrical circuit diagram showing the configuration of essential parts showing an embodiment of the present invention. In the figure, only the input switching circuits of amplifiers A and B are shown, and the gain stage section and output section are not shown. It is assumed that the configurations of the gain stage section and the output section are similar to the circuit shown in FIG. In the figure, 20.21
are two sets of differential input sections. These differential input sections 20.2
1, the lower stage is a differential transistor Q23. Q26 and Q2
9, a differential input circuit using Q32, and the upper stage is a transistor Q21. Q22, Q24. Q25, Q27゜Q28, Q
30. Q31 constitutes a current switch circuit.

トランジスタQ21.Q22及びトランジスタQ24.
Q25のエミッタはそれぞれ共通接続されている。トラ
ンジスタQ21.Q22の共通接続点はトランジスタQ
23のコレクタに、トランジスタQ24.Q25の共通
接続点はトランジスタQ26のコレクタにそれぞれ接続
されている。
Transistor Q21. Q22 and transistor Q24.
The emitters of Q25 are connected in common. Transistor Q21. The common connection point of Q22 is the transistor Q
A transistor Q24.23 is connected to the collector of the transistor Q24. The common connection points of Q25 are respectively connected to the collectors of transistors Q26.

また、トランジスタQ21.Q24のベースにはスイッ
チ信号S2が、トランジスタQ22.Q25のベースに
はスイッチ信号S1がそれぞれ接続されている。
Also, transistor Q21. A switch signal S2 is applied to the base of transistor Q22. A switch signal S1 is connected to the base of each Q25.

また、トランジスタQ21.Q24のコレクタは電源+
Vccに共通接続され、トランジスタQ22のコレクタ
は出力0UT1となり、トランジスタQ25のコレクタ
は出力0UT2となりでいる。トランジスタQ23のエ
ミッタには電流源C810が接続され、電流源C5IO
の他端は電源−Vccに接続されている。トランジスタ
Q26のエミッタには電流源C811が接続され、電流
源C811の他端は電源−Vccに接続されている。更
に、トランジスタQ23.Q26のエミッタ間には、位
相補償用の抵抗Rdが接続されている。
Also, transistor Q21. Q24 collector is power supply +
They are commonly connected to Vcc, and the collector of the transistor Q22 becomes the output 0UT1, and the collector of the transistor Q25 becomes the output 0UT2. A current source C810 is connected to the emitter of transistor Q23, and a current source C5IO
The other end is connected to the power supply -Vcc. A current source C811 is connected to the emitter of the transistor Q26, and the other end of the current source C811 is connected to the power supply -Vcc. Furthermore, transistor Q23. A phase compensation resistor Rd is connected between the emitters of Q26.

上述した差動入力部20の構成は、差動入力部21の電
流スイッチ回路及び差動入力回路についても全く同様で
ある。但し、差動入力部21においては、差動入力回路
用トランジスタQ29.Q32のエミッタが共通接続さ
れ、この共通接続点は1個の電流源C312に接続され
、電流源C812の他端は電源−Vccに接続されてい
る。このように構成された回路の動作を説明すれば、以
下のとおりである。
The configuration of the differential input section 20 described above is exactly the same for the current switch circuit and the differential input circuit of the differential input section 21. However, in the differential input section 21, the differential input circuit transistor Q29. The emitters of Q32 are commonly connected, this common connection point is connected to one current source C312, and the other end of current source C812 is connected to the power supply -Vcc. The operation of the circuit configured as described above will be explained as follows.

ここでは、回路Aを例えば×1で使用し、回路Bを×3
2で使用するものとする(実際のゲイン設定は、外付は
抵抗により行う)。先ず、回路A。
Here, circuit A is used at x1, and circuit B is used at x3.
2 (actual gain setting is done using an external resistor). First, circuit A.

Bの位相補償について説明する。一般的にゲインが小さ
い程、位相補償量は大きくなる。従って、ゲインの大き
い×32を担当する回路B側では特別に位相補償はして
いない(実際には、ゲインステージ部の位相補償端子に
コンデンサを接続して軽く位相補償している。第5図参
照)。一方、回路A側では×1のゲインであるので、位
相補償を行う必要がある。本発明によれば、電流源を位
相補償を兼ねて構成できる。
The phase compensation of B will be explained. Generally, the smaller the gain, the larger the amount of phase compensation. Therefore, no special phase compensation is performed on the circuit B side, which is in charge of the large gain x32 (actually, a capacitor is connected to the phase compensation terminal of the gain stage section for light phase compensation. Fig. 5 reference). On the other hand, since the gain on the circuit A side is ×1, it is necessary to perform phase compensation. According to the present invention, the current source can be configured to also serve as phase compensation.

×1の方では、デイジェネレーション(電流源)をC3
lO,C3lIに2分し、その間に抵抗Rdを接続して
いる。このような構成とすることにより、相互コンダク
タンスgmを下げ、ボード線図における位相余裕(フェ
ーズマージン)を増やして回路の安定化を図っている。
For ×1, the day generation (current source) is C3
It is divided into two parts, lO and C3lI, and a resistor Rd is connected between them. With this configuration, the mutual conductance gm is lowered, the phase margin in the Bode diagram is increased, and the circuit is stabilized.

このように、本発明によれば、差動入力回路が入力毎に
独立に設けられているので、入力回路毎に独立に位相補
償を行うことができ、それぞれの入力について最適の位
相補償を行うことができる。
As described above, according to the present invention, since the differential input circuit is provided independently for each input, phase compensation can be performed independently for each input circuit, and optimal phase compensation can be performed for each input. be able to.

次に、第2図に示すタイミングチャートを参照して本回
路の動作を説明する。第2図(イ)。
Next, the operation of this circuit will be explained with reference to the timing chart shown in FIG. Figure 2 (a).

(ロ)に示すようにスイッチ信号S1が“1“でS2が
“0“の時、電流スイッチ回路のトランジスタはQ22
.Q25.Q28.Q31がオンになり、Q21.Q2
4.Q27.Q30はオフである。この時、オンになっ
ているトランジスタの内、Q22.Q25が(つまり回
路A側カリ (〕1)に示すように0UTI、0UT2
として出力される。回路B側のオンになっているトラン
ジスタQ28、Q31は電源+Vccに接続されている
ので、B側については電源+Vcc側に電流が流れ出す
ことになる。
As shown in (b), when the switch signal S1 is “1” and S2 is “0”, the transistor of the current switch circuit is Q22.
.. Q25. Q28. Q31 is turned on and Q21. Q2
4. Q27. Q30 is off. At this time, among the transistors that are turned on, Q22. Q25 is 0UTI, 0UT2 as shown in (1) (that is, circuit A side potion)
is output as Since the turned-on transistors Q28 and Q31 on the circuit B side are connected to the power supply +Vcc, current flows to the power supply +Vcc side on the B side.

次に、(イ)、(ロ)に示すように、スイッチ信号S1
が“0″で、S2が“1”になると、電流スイッチ回路
のトランジスタはQ21.Q24゜Q27.Q30がオ
ンに、Q22.Q25.Q28、Q31がオフになる。
Next, as shown in (a) and (b), the switch signal S1
is "0" and S2 becomes "1", the transistor of the current switch circuit becomes Q21. Q24゜Q27. Q30 is on, Q22. Q25. Q28 and Q31 are turned off.

この時、オンになっているトランジスタの内、Q27.
Q30が(つまり回路B側が)(ハ)に示すように0U
TI、0UT2として出力される。回路A側のオンにな
っているトランジスタQ21.Q24は電源+VcCに
接続されているので、A側については電源+Vcc側に
電流が流れ出すことになる。
At this time, among the transistors that are turned on, Q27.
Q30 (that is, circuit B side) is 0U as shown in (c)
Output as TI, 0UT2. Transistor Q21. turned on on the circuit A side. Since Q24 is connected to the power supply +Vcc, current will flow to the power supply +Vcc side on the A side.

トランジスタ023.Q26及び電流源C3lO,C3
lIはA側の差動入力回路を構成し、トランジスタQ2
2.Q25がオンの時、出力を次段に送る。同様に、ト
ランジスタQ29.Q32及び電流源C812でB側の
差動入力回路を構成し、トランジスタQ27.Q30が
オンの時、出力を次段に送る。このように、本発明では
トランジスタQ23.Q26及びQ29.Q32で構成
される差動入力回路が常にオンになっているので、この
部分では電流スイッチは行われずトランジスタQ23.
Q26及びQ29.Q32のコレクタ容量がスイッチン
グ時間に影響することがなくなる。従って、本発明にお
けるスイッチング時間はトランジスタQ21.Q22.
Q24.Q25゜Q27.Q28.Q30.Q31の切
換え時間のみに依存し、高速のスイッチングが可能とな
る。
Transistor 023. Q26 and current source C3lO, C3
lI constitutes a differential input circuit on the A side, and transistor Q2
2. When Q25 is on, the output is sent to the next stage. Similarly, transistor Q29. Q32 and current source C812 constitute a differential input circuit on the B side, and transistors Q27. When Q30 is on, the output is sent to the next stage. Thus, in the present invention, transistor Q23. Q26 and Q29. Since the differential input circuit consisting of transistors Q32 is always on, no current switching takes place in this part and the transistors Q23.
Q26 and Q29. The collector capacitance of Q32 no longer affects the switching time. Therefore, the switching time in the present invention is the same as that of transistor Q21. Q22.
Q24. Q25゜Q27. Q28. Q30. High-speed switching is possible depending only on the switching time of Q31.

第3図は本発明の他の実施例の要部構成例を示す電気回
路図である。第2図と同一のものは、同一の符号を付し
て示す。図において、電流源C810〜C312は図に
示すようにトランジスタと抵抗により構成されている。
FIG. 3 is an electric circuit diagram showing an example of the main part configuration of another embodiment of the present invention. Components that are the same as those in FIG. 2 are designated by the same reference numerals. In the figure, current sources C810 to C312 are composed of transistors and resistors as shown in the figure.

そして、電流源を構成するトランジスタのベースにはバ
イアス電圧VMが印加されている。第2図に示す電源−
Vccは、ここではVEEとして示している。第2図の
実施例と比較して最大の相違点は、電流スイッチ回路を
構成するトランジスタであって出力0UT1.0UT2
に接続されるQ22.Q25.Q27、Q30のベース
にバイアス電圧VPが固定的に印加されている点である
A bias voltage VM is applied to the base of the transistor constituting the current source. Power supply shown in Figure 2-
Vcc is shown here as VEE. The biggest difference compared to the embodiment shown in FIG. 2 is the transistor that constitutes the current switch circuit, with outputs of
Q22. connected to Q22. Q25. The point is that the bias voltage VP is fixedly applied to the bases of Q27 and Q30.

そして、電源Vccに接続されるトランジスタQ21.
Q24.Q28.Q31のベースにスイッチ信号SL、
S2を印加するようにしている。
Transistor Q21 . connected to power supply Vcc.
Q24. Q28. Switch signal SL to the base of Q31,
S2 is applied.

回路Aの入力はINI、IN2、回路Bの入力はrN3
.IN4である。また、抵抗Rdには並列に位相補償用
のコンデンサCが接続されている。
The inputs of circuit A are INI and IN2, and the inputs of circuit B are rN3.
.. It is IN4. Further, a phase compensation capacitor C is connected in parallel to the resistor Rd.

このように構成された回路において、電源VcCが比較
的低い(例えば+5V)場合でも、出力に接続するトラ
ンジスタが飽和することなく、次段に電流を送ることが
できる。また、このような接続方式とすることにより、
ノイズが出力に乗らないようにすることができる。その
他の動作は、第2図と同様であるので説明は省略する。
In a circuit configured in this manner, even when the power supply VcC is relatively low (for example, +5V), current can be sent to the next stage without saturating the transistor connected to the output. In addition, by using this connection method,
It is possible to prevent noise from being added to the output. The other operations are the same as those in FIG. 2, so the explanation will be omitted.

上述の説明では、入力回路をAとBの2組設けた場合に
ついて説明したが、本発明はこれに限るものではなく、
3組以上の回路を設けることができ、これら回路を切換
えて1個の回路をセレクトすることができる。また、上
述の説明では位相補償を八日路側のみに設けた場合を例
にとったが、本発明はこれに限るものではなく、B側に
も設けるようにすることができ、またA側、B側のいず
れもに設けないようにすることもできる。
In the above explanation, the case where two sets of input circuits A and B are provided, but the present invention is not limited to this.
Three or more sets of circuits can be provided, and one circuit can be selected by switching these circuits. Further, in the above explanation, the case where the phase compensation is provided only on the Yakaji side is taken as an example, but the present invention is not limited to this, and it is also possible to provide it on the B side, and also on the A side, It is also possible not to provide it on any of the B sides.

(発明の効果) 以上、詳細に説明したように、本発明によれば電流スイ
ッチ回路を差動入力回路のコレクタ側に設け、選択しな
い側の電流を電源(+Vcc)に流す構成とすることに
より、差動入力回路がオフにならないので、オンする時
間がなくなり、切換え時間が短くなり、高速になる。ま
た、差動入力回路のエミッタ側では、別個に電流源を設
けているので、電流源においてそれぞれ最適な位相補償
を行うことができる。
(Effects of the Invention) As described above in detail, according to the present invention, the current switch circuit is provided on the collector side of the differential input circuit, and the current on the non-selected side is made to flow to the power supply (+Vcc). , since the differential input circuit does not turn off, there is no turn-on time, resulting in shorter switching times and faster speeds. Furthermore, since separate current sources are provided on the emitter side of the differential input circuit, optimal phase compensation can be performed in each current source.

【図面の簡単な説明】 第1図は本発明の一実施例を示す要部の構成を示す電気
回路図、第2図は各部の動作を示すタイミングチャート
、第3図は本発明の他の実施例を示す要部の構成を示す
電気回路図、第4図はPGAを用いたA/D変換システ
ムの一般的な構成を示すブロック図、第5図はPGAの
従来構成例を示す回路図である。 20.21・・・差動入力部
[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is an electric circuit diagram showing the configuration of main parts showing one embodiment of the present invention, Fig. 2 is a timing chart showing the operation of each part, and Fig. 3 is an electric circuit diagram showing the configuration of main parts showing an embodiment of the present invention. FIG. 4 is a block diagram showing the general configuration of an A/D conversion system using PGA; FIG. 5 is a circuit diagram showing a conventional configuration example of PGA. It is. 20.21...Differential input section

Claims (1)

【特許請求の範囲】[Claims] その内部に少なくとも2組のゲインアンプを内蔵し、外
部切換え信号によりそのうちの何れか一方をセレクトす
るようにしたプログラマブル・ゲインアンプにおいて、
各入力を受ける差動入力回路を入力の数だけ設けると共
に、差動入力回路を構成する差動トランジスタのコレク
タ側に2組ずつの電流スイッチ用差動回路を設け、これ
ら差動回路用トランジスタのコレクタの一方を電源に、
他方を出力とし、これら差動回路用トランジスタのベー
スに入力切換え信号を与え、これら差動回路の電流を電
源又は出力に切換えるように構成した高速プログラマブ
ル・ゲインアンプ。
In a programmable gain amplifier that has at least two sets of gain amplifiers built-in, one of which is selected by an external switching signal,
The number of differential input circuits that receive each input is equal to the number of inputs, and two sets of current switch differential circuits are provided on the collector side of the differential transistors constituting the differential input circuit. Power one side of the collector,
A high-speed programmable gain amplifier configured to have the other output as an output, apply an input switching signal to the bases of these differential circuit transistors, and switch the current of these differential circuits to a power supply or an output.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5939112A (en) * 1982-08-27 1984-03-03 Nec Corp Gain control circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5939112A (en) * 1982-08-27 1984-03-03 Nec Corp Gain control circuit

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