JPH02260818A - フェーズロックループ回路調整方法 - Google Patents
フェーズロックループ回路調整方法Info
- Publication number
- JPH02260818A JPH02260818A JP1080940A JP8094089A JPH02260818A JP H02260818 A JPH02260818 A JP H02260818A JP 1080940 A JP1080940 A JP 1080940A JP 8094089 A JP8094089 A JP 8094089A JP H02260818 A JPH02260818 A JP H02260818A
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- JP
- Japan
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- locked loop
- loop circuit
- range
- limit frequency
- frequency
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- Granted
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- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、自走周波数（フリーランニング周波数）調整
抵抗を有するフェーズロックループ回路（以下、ＰＬＬ
回路と言う）の調整方法に関する。
抵抗を有するフェーズロックループ回路（以下、ＰＬＬ
回路と言う）の調整方法に関する。
［従来の技術］
ＰＬＬ回路はＶＣＯ＜電圧制御発振器）と位相比較器と
低域フィルタとから成り、一般にはＩＣ〈集積回路）で
構成されている。このＰＬＬ回路において自走周波数（
入力信号がない場合又はオープンルーズの時のＶＣＯの
発振周波数）は重要な意味を有する。従って、ＰＬＬ回
路は、ＩＣに対して外部接続される自走周波数調整抵抗
を有する。
低域フィルタとから成り、一般にはＩＣ〈集積回路）で
構成されている。このＰＬＬ回路において自走周波数（
入力信号がない場合又はオープンルーズの時のＶＣＯの
発振周波数）は重要な意味を有する。従って、ＰＬＬ回
路は、ＩＣに対して外部接続される自走周波数調整抵抗
を有する。
［発明が解決しようとする課題］
ところで、ＰＬＬ回路においては、キャプチャーレンジ
（ｃａｐｔｕｒｅ ｒａｎｇｅ ）及びロックレンジ（
ｌｏｃｋ ｒａｎｇｅ ）も重要な意味を有する。キ
ャプチャーレンジは、引込範囲又は捕獲範囲又はロック
インレンジとも呼ばれるものであって、第４図のｆｌか
らｆ３までの区間の２Δｆｃであり、最初にロックして
いない状態から入力信号を変えていくことによってその
信号にロックできるｖＣＯの発振周波数範囲である。一
方、ロックレンジは、保持範囲又はホールドインレンジ
とも呼ばれるものであって、第４図のｆ４からｆ２まで
の区間の２Δｆ［であり、最初にロックしている状態で
入力信号を変えていった場合にその信号のロック状態を
保持することができるｖＣＯの発振周波数範囲である。
（ｃａｐｔｕｒｅ ｒａｎｇｅ ）及びロックレンジ（
ｌｏｃｋ ｒａｎｇｅ ）も重要な意味を有する。キ
ャプチャーレンジは、引込範囲又は捕獲範囲又はロック
インレンジとも呼ばれるものであって、第４図のｆｌか
らｆ３までの区間の２Δｆｃであり、最初にロックして
いない状態から入力信号を変えていくことによってその
信号にロックできるｖＣＯの発振周波数範囲である。一
方、ロックレンジは、保持範囲又はホールドインレンジ
とも呼ばれるものであって、第４図のｆ４からｆ２まで
の区間の２Δｆ［であり、最初にロックしている状態で
入力信号を変えていった場合にその信号のロック状態を
保持することができるｖＣＯの発振周波数範囲である。
なお、第４図（Ａ）は入力信号の周波数を徐々に高くし
た場合のＶＣＯの入力電圧の変化を示し、第４図（Ｂ）
は入力信号の周波数を徐々に低くした場合のｖＣＯの入
力電圧の変化を示す、 キャプチャーレンジ及びロック
レンジは重要ではあるが、従来は、自走周波数ｆＯの設
定に基づいて必然的に決定された。自走周波数ｆＯとキ
ャプチャーレンジ又はロックレンジの限界周波数との差
にはバラツキがあるので、限界周波数を正確に設定する
ことは困難であった。
た場合のＶＣＯの入力電圧の変化を示し、第４図（Ｂ）
は入力信号の周波数を徐々に低くした場合のｖＣＯの入
力電圧の変化を示す、 キャプチャーレンジ及びロック
レンジは重要ではあるが、従来は、自走周波数ｆＯの設
定に基づいて必然的に決定された。自走周波数ｆＯとキ
ャプチャーレンジ又はロックレンジの限界周波数との差
にはバラツキがあるので、限界周波数を正確に設定する
ことは困難であった。
そこで、本発明の目的は、キャプチャーレンジ又はロッ
クレンジの限界周波数を正確に設定することが可能な調
整方法を提供することにある。
クレンジの限界周波数を正確に設定することが可能な調
整方法を提供することにある。
［課題を解決するための手段］
上記目的を達成するための本発明は、自走周波数調整抵
抗を有するフェーズロックループ回路のキャプチャーレ
ンジ又はロックレンジを設定する方法において、前記キ
ャプチャーレンジ又はロックレンジの所望限界周波数と
同一の周波数の信号を７工−ズロツクループ回路の入力
端子に与え、前記フェーズロックループ回路に内蔵され
ている位相比較器又は独立に設けた位相比較器によって
前記所望限界周波数の信号と前記フェーズロックループ
回路の出力信号との同期状態を判定しつつ前記自走周波
数調整抵抗を変化させ、前記所望限界周波数の信号に対
する前記フェーズロックループ回路の出力信号の同期開
始点又は同期外れ点で前記自走周波数調整抵抗を実質的
に固定するフェーズロックループ回路調整方法に係わる
ものである。
抗を有するフェーズロックループ回路のキャプチャーレ
ンジ又はロックレンジを設定する方法において、前記キ
ャプチャーレンジ又はロックレンジの所望限界周波数と
同一の周波数の信号を７工−ズロツクループ回路の入力
端子に与え、前記フェーズロックループ回路に内蔵され
ている位相比較器又は独立に設けた位相比較器によって
前記所望限界周波数の信号と前記フェーズロックループ
回路の出力信号との同期状態を判定しつつ前記自走周波
数調整抵抗を変化させ、前記所望限界周波数の信号に対
する前記フェーズロックループ回路の出力信号の同期開
始点又は同期外れ点で前記自走周波数調整抵抗を実質的
に固定するフェーズロックループ回路調整方法に係わる
ものである。
［作用］
本発明では比較器に目標とするキャプチャーレンジ又は
ロックレンジの限界周波数を入力し、これに同期するよ
うにｖＣＯの自走周波数調整抵抗を調整するので、限界
周波数を正確に設定することが可能になる。なお、自走
周波数とキャプチャーレンジ及びロックレンジとは所定
の関係を有するので、一方を変えると他方も変わる。
ロックレンジの限界周波数を入力し、これに同期するよ
うにｖＣＯの自走周波数調整抵抗を調整するので、限界
周波数を正確に設定することが可能になる。なお、自走
周波数とキャプチャーレンジ及びロックレンジとは所定
の関係を有するので、一方を変えると他方も変わる。
［実施例］
次に、第１図〜第３図を参照して本発明の実施例に係わ
るＰＬＬ調整回路及び調整方法を説明する。
るＰＬＬ調整回路及び調整方法を説明する。
第１図に原理的に示すようにＰＬＬ回路１は位相比較器
２と低域フィルタ（ＬＰＦ）３とＶＣＯ４とから成り、
ＶＣＯ４は自走周波数調整抵抗５を有している０位相比
較器２の一方の入力端子は周波数信号入力端子６に接続
され、他方の入力端子はＶＣＯ４の出力端子７に接続さ
れ、比較出力端子は低域フィルタ３を介してＶＣＯ４の
入力端子に接続されている。この実施例はロックレンジ
の下限周波数（第４図のｆ４）を設定するために、ＰＬ
Ｌ回路１の入力端子６にロックレンジ下限周波数（所望
限界周波数）信号を発生するパルス発生器８が接続され
ている。排他的ＯＲゲートから成る外部位相比較器９の
一方の入力端子はパルス発生器８に接続され、他方の入
力端子はＰＬＬ回路１の出力端子７に接続されている。
２と低域フィルタ（ＬＰＦ）３とＶＣＯ４とから成り、
ＶＣＯ４は自走周波数調整抵抗５を有している０位相比
較器２の一方の入力端子は周波数信号入力端子６に接続
され、他方の入力端子はＶＣＯ４の出力端子７に接続さ
れ、比較出力端子は低域フィルタ３を介してＶＣＯ４の
入力端子に接続されている。この実施例はロックレンジ
の下限周波数（第４図のｆ４）を設定するために、ＰＬ
Ｌ回路１の入力端子６にロックレンジ下限周波数（所望
限界周波数）信号を発生するパルス発生器８が接続され
ている。排他的ＯＲゲートから成る外部位相比較器９の
一方の入力端子はパルス発生器８に接続され、他方の入
力端子はＰＬＬ回路１の出力端子７に接続されている。
抵抗調整回路１０はファンクショントリマから成り、外
部位相比較器９の出力に応答して自走周波数調整抵抗５
を調整するものである。第２図はＰＬＬ回路１を集積回
路７４ＨＣＴ４０４６で構成した場合の具体的接続関係
を示す。
部位相比較器９の出力に応答して自走周波数調整抵抗５
を調整するものである。第２図はＰＬＬ回路１を集積回
路７４ＨＣＴ４０４６で構成した場合の具体的接続関係
を示す。
第１図の装置でロックレンジの下限周波数を設定する場
合には、パルス発生器８から所望下限周波数信号（方形
波パルス）を第３図（Ａ）に示すように発生させる。ま
た、自走周波数調整抵抗５の値は、ロック状態が得られ
る値に予め設定しておく、これにより、ＰＬＬ回路１の
出力端子７から第３図（Ｂ）のし１時点よりも前に示す
パルスが得られる。即ち、第３図（Ａ＞に示す所望下限
周波数信号に同期した第３図（Ｂ）の出力周波数信号を
得ることができる。この時、外部比較器９の出力は第３
図（Ｃ）に示すように低レベル（Ｌ）である、抵抗調整
回路１０は外部位相比較器９の低レベル出力に応答して
、混成集積回路の厚膜抵抗で形成された自走周波数調整
抵抗５の抵抗値を徐々に大きくするようにファンクショ
ントリミングする。自走周波数とロックレンジ及びキャ
プチャーレンジとは所定の関係を有するので、自走周波
数調整抵抗５を変えると、自走周波数は勿論のこと、ロ
ックレンジ及びキャプチャーレンジも変化する。自走周
波数調整抵抗５の値を徐々に大きくすると、ロック状態
を維持することが不可能になり、第３図のｔ１〜ｔ２区
間に示すようにＰしし回路１の出力信号と第３図（Ａ）
の下限周波数信号との間に位相差が生じ、外部比較器９
から第３図（Ｃ）に示すように位相差に対応した高レベ
ル出力が発生する。そこで、位相差が一定値以上になっ
た時をロック外れと判定し、自走周波数調整抵抗５のト
リミングを中止する。これにより、ロックレンジの下限
周波数が設定されたことになる。
合には、パルス発生器８から所望下限周波数信号（方形
波パルス）を第３図（Ａ）に示すように発生させる。ま
た、自走周波数調整抵抗５の値は、ロック状態が得られ
る値に予め設定しておく、これにより、ＰＬＬ回路１の
出力端子７から第３図（Ｂ）のし１時点よりも前に示す
パルスが得られる。即ち、第３図（Ａ＞に示す所望下限
周波数信号に同期した第３図（Ｂ）の出力周波数信号を
得ることができる。この時、外部比較器９の出力は第３
図（Ｃ）に示すように低レベル（Ｌ）である、抵抗調整
回路１０は外部位相比較器９の低レベル出力に応答して
、混成集積回路の厚膜抵抗で形成された自走周波数調整
抵抗５の抵抗値を徐々に大きくするようにファンクショ
ントリミングする。自走周波数とロックレンジ及びキャ
プチャーレンジとは所定の関係を有するので、自走周波
数調整抵抗５を変えると、自走周波数は勿論のこと、ロ
ックレンジ及びキャプチャーレンジも変化する。自走周
波数調整抵抗５の値を徐々に大きくすると、ロック状態
を維持することが不可能になり、第３図のｔ１〜ｔ２区
間に示すようにＰしし回路１の出力信号と第３図（Ａ）
の下限周波数信号との間に位相差が生じ、外部比較器９
から第３図（Ｃ）に示すように位相差に対応した高レベ
ル出力が発生する。そこで、位相差が一定値以上になっ
た時をロック外れと判定し、自走周波数調整抵抗５のト
リミングを中止する。これにより、ロックレンジの下限
周波数が設定されたことになる。
この実施例では、ロックレンジ下限周波数を２゜９３Ｍ
Ｈｚに設定した。これにより、自走周波数は３゜７８Ｍ
Ｈｚ、ロックレンジ上限周波数は５゜１２ＭＨｚであっ
た。複数個のＰＬＬ回路について同様な調整を行ったと
ころ、すべてのものにおいてロックレンジの下限周波数
が２．９５ＭＨｚ以下、ロックレンジ上限周波数が４．
９２９Ｍ８２以上となり、２．９５〜４．９２９ＭＨｚ
のロックレンジを確保することができた。
Ｈｚに設定した。これにより、自走周波数は３゜７８Ｍ
Ｈｚ、ロックレンジ上限周波数は５゜１２ＭＨｚであっ
た。複数個のＰＬＬ回路について同様な調整を行ったと
ころ、すべてのものにおいてロックレンジの下限周波数
が２．９５ＭＨｚ以下、ロックレンジ上限周波数が４．
９２９Ｍ８２以上となり、２．９５〜４．９２９ＭＨｚ
のロックレンジを確保することができた。
［変形例］
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） キャプチャーレンジの上限周波数を設定するた
めに、自走周波数調整抵抗５の最初の値をキャプチャー
レンジの上限周波数よりも高い周波数が得られる値に設
定し、パルス発生器８から所望キャプチャーレンジ上限
周波数を発生させ、ロックが外れている状態から自走周
波数調整抵抗５を徐々にトリミングすることによってロ
ックされる点を外部比較器９で判定し、この時点で自走
周波数調整抵抗５の調整を停止し、キャプチャーレンジ
上限周波数を得てもよい。
めに、自走周波数調整抵抗５の最初の値をキャプチャー
レンジの上限周波数よりも高い周波数が得られる値に設
定し、パルス発生器８から所望キャプチャーレンジ上限
周波数を発生させ、ロックが外れている状態から自走周
波数調整抵抗５を徐々にトリミングすることによってロ
ックされる点を外部比較器９で判定し、この時点で自走
周波数調整抵抗５の調整を停止し、キャプチャーレンジ
上限周波数を得てもよい。
（２） 自走周波数調整抵抗５として徐々に抵抗値を低
くすることができるものを設け、パルス発生器８から所
望ロックレンジ上限周波数を発生させ、自走周波数調整
抵抗５の調整によってロック状態からロックが外れる点
を外部比較器９で判定し、調整を停止してロックレンジ
上限周波数を設定してもよい、また、キャプチャーレン
ジの下限周波数も同様に設定することができる。
くすることができるものを設け、パルス発生器８から所
望ロックレンジ上限周波数を発生させ、自走周波数調整
抵抗５の調整によってロック状態からロックが外れる点
を外部比較器９で判定し、調整を停止してロックレンジ
上限周波数を設定してもよい、また、キャプチャーレン
ジの下限周波数も同様に設定することができる。
（３） 外部位相比較器９を設ける代りに、内部位相比
較器２又は低域フィルタ３の出力を得るための端子を設
け、ここから得られる出力に基づいてロックに入る点及
びロック外れの点を判定してもよい。
較器２又は低域フィルタ３の出力を得るための端子を設
け、ここから得られる出力に基づいてロックに入る点及
びロック外れの点を判定してもよい。
（４） 位相比較器９は排他的ＯＲゲートに限ることな
く、種々の形式の位相比較器であってもよい。
く、種々の形式の位相比較器であってもよい。
［発明の効果］
上述から明らかなように、本発明によれば、ロックレン
ジ又はキャプチャーレンジの限界周波数を正確に設定す
ることができる。
ジ又はキャプチャーレンジの限界周波数を正確に設定す
ることができる。
第１図は本発明の実施例に係わるＰＬＬ調整回路を示す
ブロック図、 第２図は第１図のＰＬＬ調整回路を詳しく示すブロック
図、 第３図は第１図の外部位相比較器の入出力を原理的に示
す波形図、 第４図はロックレンジ及びキャプチャーレンジを説明す
るために周波数−電圧関係を示す図である。 １・・・ＰＬＬ回路、２・・・位相比較器、４・・・■
Ｃ０１５・・・自走周波数調整抵抗、８・・・パルス発
生器、９・・・外部位相比較器、１０・・・抵抗調整回
路。
ブロック図、 第２図は第１図のＰＬＬ調整回路を詳しく示すブロック
図、 第３図は第１図の外部位相比較器の入出力を原理的に示
す波形図、 第４図はロックレンジ及びキャプチャーレンジを説明す
るために周波数−電圧関係を示す図である。 １・・・ＰＬＬ回路、２・・・位相比較器、４・・・■
Ｃ０１５・・・自走周波数調整抵抗、８・・・パルス発
生器、９・・・外部位相比較器、１０・・・抵抗調整回
路。
Claims (1)
- 【特許請求の範囲】 ［１］自走周波数調整抵抗を有するフェーズロックルー
プ回路のキャプーチャレンジ又はロックレンジを設定す
る方法において、 前記キャプチャーレンジ又はロックレンジの所望限界周
波数と同一の周波数の信号をフェーズロックループ回路
の入力端子に与え、 前記フェーズロックループ回路に内蔵されている位相比
較器又は独立に設けた位相比較器によって前記所望限界
周波数の信号と前記フェーズロックループ回路の出力信
号との同期状態を判定しつつ前記自走周波数調整抵抗を
変化させ、 前記所望限界周波数の信号に対する前記フェーズロック
ループ回路の出力信号の同期開始点又は同期外れ点で前
記自走周波数調整抵抗を実質的に固定することを特徴と
するフェーズロックループ回路調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080940A JP2592675B2 (ja) | 1989-03-31 | 1989-03-31 | フェーズロックループ回路調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080940A JP2592675B2 (ja) | 1989-03-31 | 1989-03-31 | フェーズロックループ回路調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260818A true JPH02260818A (ja) | 1990-10-23 |
| JP2592675B2 JP2592675B2 (ja) | 1997-03-19 |
Family
ID=13732474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080940A Expired - Lifetime JP2592675B2 (ja) | 1989-03-31 | 1989-03-31 | フェーズロックループ回路調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592675B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57125363A (en) * | 1981-01-27 | 1982-08-04 | Matsushita Electronics Corp | Test method of pll circuit |
| JPS6239916A (ja) * | 1985-08-14 | 1987-02-20 | Akai Electric Co Ltd | Ｐｌｌ回路 |
-
1989
- 1989-03-31 JP JP1080940A patent/JP2592675B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57125363A (en) * | 1981-01-27 | 1982-08-04 | Matsushita Electronics Corp | Test method of pll circuit |
| JPS6239916A (ja) * | 1985-08-14 | 1987-02-20 | Akai Electric Co Ltd | Ｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2592675B2 (ja) | 1997-03-19 |
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