JPH02260918A - データ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリ等の半導体集積回路に５おける
データ出力回路に関するものである。

（従来の技術） 一般に、半導体メモリなどの半導体集積回路からデータ
を出力する場合、大きな出力負荷を高速に充・放電させ
る必要がある。このようなとき、電源電圧■ＣＣと基準
接地電位ＶＳＳとにはそれぞれ電位変動、すなわちノイ
ズが発生することが知られている。そして通常の半導体
集積回路では、°ｏ”レベルのデータを出力する場合に
接地電位ＶＳＳに発生するオーバーシュートが、“１°
°レベルのデータを出力する場合に電源電圧ＶＣＣに発
生するアンダーシュート以上に大きくなることが知られ
ており、このようなノイズは半導体集積回路の誤動作を
ひき起こす原因になる。すなわち、接地電位ｖＳＳに発
生するオーバーシュートは、出力負荷の急速な放電に伴
う接地電位ＶＳＳへの放電電流の時間的な増加分ｄ　ｉ
　／　ｄ　ｔと、放電経路に寄生的に存在するインダク
タンス成分りどの積Ｌ−ｄｉ／ｄｔにより大半が占めら
れる。

従来、この種の技術としては、例えば特開昭６３−２３
４６２２号公報等に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は、従来の半導体メモリの一構成例を示す概略の
ブロック図である。

この半導体メモリは、ダイナミックＲＡＭ　（以下、Ｄ
ＲＡＭという）であり、ＭＯＳトランジスタからなる多
数のメモリセルがマトリクス状に配列されたメモリセル
マトリクス１−１．１−２を備えている。あるメモリセ
ルの記憶データを読出す場合、アドレスが行デコーダ２
で解読され、その解読結果により、ワード線３−１．３
−２を介してメモリセルマトリクス１−１．１−２中の
行方向のメモリセルが選択される。行方向のメモリセル
のデータは、ビット線４−１．４−２を介してマルチプ
レクサ５−１．５−２で選択され、その選択されたデー
タがセンスアンプ６−１．６−２で増幅された後、内部
データバス７−１．７−２へ出力される。内部データバ
ス７−１．７−２上のデータは、出力イネーブル信号Ｏ
Ｅにより活性されるデータ出力回路８−４．８−２で駆
動され、出力端子９−１．９−２より出力される。

第３図は、第２図中のデータ出力回路８−１゜８−２の
一構成例を示す回路図である。

このデータ出力回路８は、電源電圧■ＣＣが供給される
電源端子１０、及び基準の接地電位ＶＳＳが供給される
基準端子１１を備え、その電源端子１０と基準端子１１
の間には、パ１°゛レベル出力用のＮチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯ８という）１２及び“０パ
レベル出力用のＮＭＯ８１３が直列に接続されている。

相補的な内部データバス７．７と出力イネーブル信号Ｏ
Ｅとは、データ出力制御用の２人力ＡＮＤゲート１４．
１５の入力側に接続され、そのＡＮＤゲート１４．１５
の出力側ノードＮ１．Ｎ２がＮＭＯ８１２，１３のゲー
トにそれぞれ接続されている。

データ出力回路８内には、電源配線に寄生する抵抗成分
Ｒ１，Ｒ２が存在する。

また第３図には、データ出力回路８に電源電圧ＶＣＣを
供給する直流電源２０、直流電源２０の安定化容量２１
、及びデータ出力回路８で駆動される負荷容量２２が設
けられ、さらにデータ出力回路８の外部に、各配線に寄
生する抵抗成分Ｒ１０、Ｒ１１，Ｒ１２及びインダクタ
ンス成分Ｌ１０、Ｌｌｌ、Ｌ１２が存在する。

第４図（ａ）、（ｂ）は第３図の動作波形図であり、こ
の図を参照しつつ第３図の動作を説明する。

″゛００パレベルデータ力する場合、第４図（ａ）の実
線で示すように、内部データバス７゜７のうち、７が“
０″レベル、７が“１パレベルとなっており、その後出
カイネーブル信号ＯＥが“１″レベルに立上がることに
より、データ出力制御用の一方のＡＮＤゲート１５の出
力側ノードＮ２のみが“１′°レベルとなる。これによ
り、ＮＭＯ８１３がオンするので、出力端子９を介して
負荷容量２２が（ｌ　ＯＩＴレベルに放電される。

前記負荷容量２２の放電動作において、ＮＭＯ８１３を
介して大きな放電電流Ｉｄが発生し、この電流経路に存
在する抵抗成分ＲＩＯ，Ｒ２，Ｒ１２及びインダクタン
ス成分ＬＩＯ，Ｌ１２により、・第４図（ｂ）の実線で
示すように、オーバーシュートが接地電位ＶＳＳに発生
する。接地電位■ＳＳにオーバーシュートが起こると、
電源電圧■ＣＣにも同様なオーバーシュートが発生する
。

このようなオーバーシュートは、第２図に示すような複
数の出力端子９−１．９−２を有する半導体メモリで、
全ての出力端子９−１．９−２から′“０′°レベルの
データを出力する場合に著しくなり、センスアンプ６−
１．６−２等の増幅回路が誤動作する可能性が極めて高
くなる。

第４図に示すように、“０′°レベル出力用のＮＭＯ８
１３は、出力端子１本につき１個が設けられる。このよ
うな場合、ＮＭＯ８１３のチャンネル幅を縮小するか、
もしくはＮＭＯ３１３のゲート駆動信号の立上がり速度
を遅くすることによってＮＭＯ８１３の電流駆動能力を
押え込めば、前記のオーバーシュートの発生を抑制でき
る。しかし、第４図（ｂ）中の破線で示すように、単純
にＮＭＯ８１３のゲート駆動信号の立上り速度を遅くし
た場合には、これに伴い出力端子９の信号波形の変化も
遅くなり、半導体メモリとしての高速性が損われること
になる。

そこで、前記文献の技術では、ＮＭＯ８１３と並列に１
個または複数個のＭｏＳトランジスタを接続し、それら
のＭＯＳトランジスタの導通開始時刻を順次異ならせて
導通させることにより、接地電位ＶＳＳに発生するノイ
ズを時間的に分散させ、誤動作の発生を回避するように
している。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、出力側に複数個の
ＭＯＳトランジスタを設け、それらのＭＯＳトランジス
タの導通開始時刻を順次異ならせて導通するようにして
いるので、接地電位ｖＳＳに発生するノイズが時間的に
分散され、誤動作の発生が回避できるものの、ＮＭＯ８
１３に対するゲート駆動信号の立上がりが遅い。そのた
め、ＮＭＯ８１３がオンするまでの時間、つまりゲート
駆動信号の電位がＮＭＯ８１３の閾値電圧Ｖｔに到達す
る時間が長いため、データ読出し時間が遅いという問題
があり、ノイズの増大を抑えつつ、データの読出し速度
を速くすることが困難であった。

本発明は前記従来技術が持っていた課題として、電源に
発生するノイズの増大を抑えつつ、データ出力時間の高
度化を図ることが困難な点について解決したデータ出力
回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、出力端子と
電源電位（電源電圧ＶＣＣまなは接地電位ＶＳＳ）との
間に接続された出力用ＭＯＳトランジスタと、入力に少
なくとも１つの制御信号が接続され前記出力用ＭＯＳト
ランジスタのゲートを充放電するゲート駆動手段とを備
えたデータ出力回路において、前記制御信号及び前記ゲ
ート駆動手段の出力に基づき前記ゲートに対して負帰還
をかけて前記ゲートを充放電する負帰還回路を、設けた
ものである。

第２の発明は、前記第１の発明において、前記ゲート駆
動手段は、ゲート回路で構成し、前記負帰還回路は、電
源電位と前記出力用ＭＯＳトランジスタのゲートとの間
に接続された充放電用ＭＯＳトランジスタと、前記ゲー
ト回路の出力及び前記制御信号を入力して前記充放電用
ＭＯＳトランジスタのゲートを駆動するゲート回路とで
、構成したものである。

（作用） 第１および第２の発明によれば、以上のようにデータ出
力回路を構成したので、負帰還回路は、例えばゲート駆
動手段の出力が“°０°゛レベル（または“１′°レベ
ル）の時には出力用ＭＯＳトランジスタのゲートを充電
（または放電）してそのゲートを閾値電圧、つまり放電
開始レベルへと急速に上昇（または下降）させ、その後
、オン状態となる。すると、ゲート駆動手段が引き続い
て出力用ＭＯＳトランジスタのゲートを上昇（または下
降）させてそれをオン状態にする。これにより、出力用
ＭＯＳトランジスタがオンするまでの時間が短縮され、
電源に生じるノイズが抑制されつつデータ出力が高速化
される。従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示す０ＭＯ８構成のデ
ータ出力回路の回路図である。

このデータ出力回路２８は、例えば従来の第２図のデー
タ出力回路８−１．８−２に設けられるもので、データ
出力用の出力端子２９．電源電圧ｖＣＣが供給される電
源端子３０、及び基準の接地電位ｖＳＳが供給される基
準端子３１を備えている。電源端子３０と出力端子２９
間には“１ルベル出力用のＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯ８という）３２が接続され、その出
力端子２つと基準端子３１間には“°０″レベル出力用
のＮＭＯ３３３が接続されている。制御信号である出力
イネーブル信号ｏＥと内部データバス７とは、ゲート駆
動手段である２人力ＮＡＮＤゲート３４の入力側に接続
され、そのＮＡＮＤゲ−ト３４の出力側ノードＮｉｌが
ＰＭＯ８３２のゲートに接続されている。内部データバ
ス７と逆相出力イネーブル信号σ「とは、ゲート駆動手
段である２人力ＮＯＲゲート３５の入力側に接続され、
そのＮＯＲゲート３５の出力側ノードＮ１２がＮＭＯＳ
３３のゲート及び負帰還回＃１４０に接続されている。

負帰還回路４０は、ノードＮ１２に対する負帰還機能を
有し、ソースがノードＮ１２に、ドレインが電源電圧■
ＣＣにそれぞれ接続された充放電用のＮＭＯＳ４１と、
そのＮＭＯＳ４１のゲートを駆動する３人力ＮＯＲゲー
ト４２とで、構成されている。このＮＯＲゲート４２の
入力側には、内部データバス７、逆相出力イネーブル信
号すて及びノードＮ１２が接続されている。

このデータ出力回路２８内には、電源配線に寄生する抵
抗成分Ｒ２１，Ｒ２２が存在する０図示を一部省略した
が、データ出力回路２８の外部には、従来の第３図と同
様に、データ出力回路２８に電源電圧ＶＣＣを供給する
直流電源２０、直流電源２０の安定化容量２１、及びデ
ータ出力回路２８で駆動される負荷容量２２が設けられ
、さらに各配線に寄生する抵抗成分Ｒ：ＬＯ，Ｒ１１，
Ｒ１２及びインダクタンス成分ＬＩＯ，Ｌｌｌ、Ｌ１２
が存在している。

第５図（ａ）、（ｂ）は第１図の動作波形図であり、こ
の図を参照しつつ第１図の動作を説明する。

第１図のデータ出力回路２８のうち、負帰還回路４０を
除く部分は、−船釣なＣＭＯ８構成のデータ出力回路で
あって、出力端子２９が“°１′ルベルから“０°ルベ
ルとなる時の動作を以下に簡単に説明する。

まず、出力イネーブル信号ｏＥは゛１′°レベル、逆相
出カイネーブル信号丁よ１１０　ＩＴレベル、また内部
データバス７はパ１”レベルであるから、ＮＡＮＤゲー
ト３４の出力側ノードＮｉｌは“０パレベルでＰＭＯ３
３２がオフ状態、同様にＮＯＲゲート３５の出力側ノー
ドＮ１２も同じく“°ＯパレベルでＮＭＯＳ３３がオフ
状態なので、出力端子２９には“１″レベルが出力され
ている。この状態から内部データバス７が“０パレベル
に変化した時、ＮＡＮＤゲート３４の出力側ノードＮ１
１が′°１″レベルとなるため、ＰＭＯ８３２はオフ状
態となる。さらにＮＯＲゲート３５の出力側ノードＮ１
２は、“０″レベルから“１″レベルへと遷移して、Ｎ
ＭＯＳ３３をオフ状態からオン状態にする。このとき出
力側ノードＮ１２の電圧の立上がりスピードを速くする
と、従来例で説明したように、ＮＭＯＳ３３の放電電流
により、電源電圧■ＣＣ及び接地電位■ＳＳに電位振動
が発生するため、第５図（ａ＞の破線波形で示すように
、デバイスの許容範囲内に電位振動を抑える程度にゆる
やかにノードＮ１２の電圧を立上げなければならない。

このようにしてオン状態となったＮＭＯＳ３３により、
出力端子２９の電圧は“０°゛レベルとなる。なお、こ
の場合のノードＮ１２及びデータ出力の信号波形は、従
来例（第４図（ａ＞の破線波形）と同じとした。

本実施例は、以上のような通常の出力回路に、負帰還回
路４０を付加したものである。この負帰還回路４０にお
いて、逆相出力イネーブル信号で「と内部データバス７
が０”レベルの場合、ノードＮ１２が“０′°レベルの
時はＮＯＲゲート４２の出力が“１ルベルとなってＮＭ
ＯＳ４１がオンし、ノードＮ１２を“１′°レベルへと
上昇させる。逆にノードＮ１２が“１″レベルの時は、
ＮＯＲゲート４２の出力が“０″レベルとなり、ＮＭＯ
Ｓ４１はオフ状態となる。なお、負帰還回路４０により
ノードＮ１２のレベルをどれ程まで上昇させるかは、Ｎ
ＯＲゲート４２のノードＮ１２をゲート入力とするＰＭ
Ｏ３とＮＭＯ３のコンダクタンス比で決まる。例えば、
その境界電圧をＮＭＯ８）ランジスタの閾値電圧Ｖｔｎ
にするためには、前記ＰＭＯ８に対して前記ＮＭＯ８の
コンダクタンスを十分に大きくしておけばよい。

次に、負帰還回路４０を加えた第１図の０′。

レベル出力時の動作を説明する。

最初、出力イネーブル信号ＯＥは“１″レベル、逆相出
力イネーブル信号「はＩＩ　ＯＩＩレベル、内部データ
バス７は“１パレベルである。ＮＡＮＤゲート３４の出
力１則ノードＮｉｌは“０′ルベルとなり、ＰＭＯ８３
２がオフ状態、ＮＯＲゲート４２の出力は“０°゛レベ
ルでＮＭＯ８４１がオフ状態のため、ＮＭＯ８３３のゲ
ート側ノードＮ１２のレベルはＮＯＲゲート３５で決ま
り、ＩＩ　ＯＩ＋レベル、つまりオフ状態である。これ
により、出力端子２９にはＩＩ　Ｉ　ＩＩレベルが出力
されている。

この状態から内部データバス７が０”レベルに変化した
時、ＮＡＮＤゲート３４の出力側ノードＮｉｌが“１”
レベルとなるため、ＰＭＯ３３２はオフ状態となる。

一方、入力信号が全てｌｌｏ”°レベルとなったＮＯＲ
ゲート３５．４２の出力信号は、″°０″レベルから同
時に上昇を開始する。ところが、ＮＯＲゲート３５の負
荷容量となるＮＭＯ８３３のゲート容量が大きいことに
加えて、ＮＯＲゲート３５の駆動能力をノイズ対策とし
て小さくしていること、及びＮＭＯ３４１のゲート・ソ
ース間容量のブースト効果によりＮＯＲゲート４２の出
力側ノードは急速に上昇するため、出力側ノードＮ１２
の初期充電は大部分がＮＭＯ３４１によって行われる。

このようにして、ノードＮ１２のレベルが急速に閾値電
圧Ｖｔｎまで上昇すると、ＮＯＲゲート４２は今度はそ
のレベルを検出してその出力レベルを゛Ｏパレベルへと
移行させるため、ＮＭＯ８４１がオフ状態となる。その
後のノードＮ１２の充電はＮＯＲゲート３５が行うため
、ＮＭＯ８３３はノイズを発生しない程度にゆっくりと
負荷容量２２の電荷を放電し、出力端子′２９を“０′
。

レベルにする。以上の動作のうち、ノードＮ１２と２９
の波形が第５図（ａ）に、またこのときの電源電圧■Ｃ
Ｃと接地電位ＶＳＳの波形が第５図（ｂ）の実線で示さ
れている。第５図（ｂ）の波形は、従来例での電源電圧
ＶＣＣと接地電位ＶＳＳであり、本実施例ではこれら従
来例における電源の電位振動をそのまま時間軸にそって
負方向にシフトさせた形となる。すなわち、ノイズの発
生を従来と同レベルに抑えながら、高速動作が可能とな
る。

また、本発明は“１″レベルのデータ出力を高速にする
手段としても容易に適用でき、その実施例を第６図、第
７図に示す。

第６図は、第２の実施例を示すデータ出力回路の要部回
路図である。このデータ出力回路において、内部データ
バス７及び逆相出力イネーブル信号σ「を内力とするＮ
ＯＲゲート３４Ａの出力側ノードＮＩＩＡは、電源電圧
ＶＣＣと出力端子２９にドレイン・ソースをそれぞれ接
続されたＮＭＯ８３２Ａのゲートに入力される。電源電
圧ｖｃＣと出力１則ノードＮ１１Ａにドレイン・ソース
がそれぞれ接続されたＮＭＯ８４１のゲートには、内部
データバス７、逆相出力イネーブル信号σ−及び出力側
ノードＮＩＩＡを入力とするＮＯＲゲート４２の出力が
入力される。なお、出力端子２９には、例えば第１図の
ＮＭＯ３３３が接続されている。

この第２の実施例の動作は、第１の実施例の動作と同様
であり、逆相出力イネーブル信号で「及び内部データバ
ス７がともに“０″レベルとなった時、ＮＯＲゲート４
２とＮＭＯ８４１によりＮＭＯ８３２Ａの閾値電圧Ｖｔ
ｎまで出力側ノードＮＩＩＡのレベルを急速に立上げ、
その後、ＮＯＲゲート３４Ａによりゆっくりと充電する
。これにより、ＮＭＯ８３２Ａの充電電流による電源電
圧ＶＣＣの電位振動を、従来と同レベルに抑えながら、
高速な“１″読出しが可能となる。

第７図は、第３の実施例を示すデータ出力回路の要部回
路図であり、“１′′出力用のトランジスタがＰＭＯ８
３２である場合の例が示されている。

内部データバス７及び出力イネーブル信号ＯＥを入力と
するＮＡＮＤゲート３４の出力側ノードＮ１１は、電源
電圧■ＣＣと出力端子２９にドレイン・ソースをそれぞ
れ接続されたＰＭＯ８３２のゲートに接続されている。

出力側ノードＮｉｌは、ＮＭＯ３４１及びＡＮＤＮＯゲ
ート４２らなる負帰還回路４ＯＡに接続されている。出
力側ノードＮｉｌと接地電位ＶＳＳにドレイン・ソース
がそれぞれ接続されたＮＭＯ８４１のゲートは、内部デ
ータバス７、出力イネーブル信号ＯＥ及び出力側ノード
Ｎｉｌを入力とするＡＮＤゲート４２Ａの出力に接続さ
れている。なお、出力端子２つには、他の出力用トラン
ジスタが接続されている。

この第３の実施例の動作を説明すると、出力イネーブル
信号ＯＥ及び内部データバス７がともにＩＩ　Ｉ　ＩＩ
レベルとなった時、ＡＮＤゲート４２ＡとＮＭＯ８４１
により、出力側ノードＮｉｌのレベルを所定の電圧まで
急速に立下げ、前記所定の電圧を検知してＡＮＤゲート
４２ＡがＮＭＯ８４１をオフ状態にした後は、ＮＡＮＤ
ゲート３４により、出力（則ノードＮｉｌのレベルをゆ
っくりと立下げる。このように本発明は、“１パ出力用
のトランジスタがＰＭＯ８３２であっても、極性反転に
より適用可能である。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば第１図の出力用ＮＭＯ８３３を、
前記文献のように複数個並列に接続し、それらの導通開
始時刻を順次具ならせて導通させるようにすれば、ノイ
ズを低減させつつ、データ読出し速度の高速化が図れる
。

（発明の効果） 以上詳細に説明したように、第１および第２の発明によ
れば、負帰還回路を設けて出力用ＭＯＳトランジスタの
ゲートの充放電を２段階のスピードで制御するようにし
たので、出力用ＭｏＳトランジスタのスイッチングによ
るノイズの発生を従来と同じレベルに抑えながら、高速
動作が実現できる。その上、この発明は、出力用ＭＯＳ
トランジスタのゲートを独立に駆動する種々の出力回路
に適用可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すデータ出力回路の
回路図、第２は従来の半導体メモリの構成ブロック図、
第３図は第２図中のデータ出力回路の回路図、第４図（
ａ）、（ｂ）は第３図の動作波形図、第５図（ａ）、（
ｂ）は第１図の動作波形図、第６図及び第７図は本発明
の第２．第３の実施例を示すデータ出力回路の要部回路
図である。 ２８・・・・・・データ出力回路、２９・・・・・・出
力端子、３２・・・・・・出力用ＰＭＯ８，３２Ａ、３
３・・・・・・出力用ＮＭＯ８，３４・・・・・・ＮＡ
ＮＤゲート、３４Ａ。 ３５・・・・・・ＮＯＲゲート、４０．４０Ａ・・・・
・・負帰還回路、４１・・・・・・ＮＭＯ８，４２・・
・・・・ＮＯＲゲート、４２Ａ・・・・・・ＡＮＤゲー
ト、ＯＥ・・・・・・出力イネーブル信号、σ「・・・
・・・逆相出力イネーブル信号、ＶＣＣ・・・・・・電
源電圧、ＶＳＳ・・・・・・接地電位。

Claims (1)

1. 【特許請求の範囲】 １、出力端子と電源電位との間に接続された出力用ＭＯ
   Ｓトランジスタと、入力に少なくとも１つの制御信号が
   接続され前記出力用ＭＯＳトランジスタのゲートを充放
   電するゲート駆動手段とを備えたデータ出力回路におい
   て、 前記制御信号及び前記ゲート駆動手段の出力に基づき、
   前記ゲートに対して負帰還をかけて前記ゲートを充放電
   する負帰還回路を、設けたことを特徴とするデータ出力
   回路。 ２、請求項１記載のデータ出力回路において、前記ゲー
   ト駆動手段は、ゲート回路で構成し、前記負帰還回路は
   、電源電位と前記出力用ＭＯＳトランジスタのゲートと
   の間に接続された充放電用ＭＯＳトランジスタと、前記
   ゲート回路の出力及び前記制御信号を入力して前記充放
   電用ＭＯＳトランジスタのゲートを駆動するゲート回路
   とで、構成したデータ出力回路。