JPH0251424U - - Google Patents

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JPH0251424U
JPH0251424U JP13062188U JP13062188U JPH0251424U JP H0251424 U JPH0251424 U JP H0251424U JP 13062188 U JP13062188 U JP 13062188U JP 13062188 U JP13062188 U JP 13062188U JP H0251424 U JPH0251424 U JP H0251424U
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JP13062188U
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Description

【図面の簡単な説明】
第１図および第２図は本考案に関し、第１図は
本考案によるＭＯＳ出力回路の実施例回路図、第
２図はその動作を説明するための主な信号の波形
図である。第３図以降は従来技術に関し、第３図
は従来のＭＯＳ出力回路の回路図、第４図はその
主な信号の波形図である。図において、 １，２：出力トランジスタ、３，４：インバー
タ、１１，１２：出力トランジスタ、２０：電圧
分割回路、２１，２２：電圧分割要素、３１，３
２：スイツチ要素、４０：電圧分割回路、４１，
４２：電圧分割要素、５１，５２：スイツチ要素
、６０：インバータ、６１：ノアゲート、６２：
ナンドゲート、Ｃ：負荷としてのキヤパシタンス
、Ｇ１，Ｇ２：ゲート制御電圧、ｇ１，ｇ２：制
御電圧、ｉｓ：貫通電流、Ｌ：負荷回路内のイン
ダクタンス、Ｓｉ：入力信号、Ｓｏ：出力信号、
ｔ１〜ｔ４：時刻、Ｖｄ，Ｖｓ：電源電圧ないし
電源電位点、である。

Claims (1)

  1. 【実用新案登録請求の範囲】 出力トランジスタとしてＭＯＳトランジスタが
    用いられ入力信号に応じて出力信号の論理状態が
    切り換えられる出力回路であつて、 (a) １対の電源電位点間に直列接続された入力
    信号に応じてオンオフ動作して相互接続点から出
    力信号が導出される１対の出力トランジスタと、 (b) 出力トランジスタごとに設けられ１対の電
    圧分割要素により電圧を分割してゲート制御電圧
    として出力トランジスタに与える電圧分割回路と
    、 (c) 電圧分割回路にその各電圧分割要素を短絡
    可能に接続された１対のスイツチ要素と、 を備えてなり、 (d) 入力信号により出力トランジスタのオフが
    指定された場合は対応する１対のスイツチ要素の
    一方を動作させて電圧分割回路にオフ指令電圧を
    発生させ、 (e) 入力信号により出力トランジスタのオンが
    指定された場合は対応する１対のスイツチ要素の
    他方を出力信号が出力トランジスタのオフに対応
    する状態にあることを条件に動作させて電圧分割
    回路にオン指令電圧を発生させ、 (f) 電圧分割回路に接続された両スイツチ要素
    がいずれも非動作のときその発生ゲート制御電圧
    が対応する出力トランジスタのオン動作限界電圧
    値とそれへのオン指令電圧値の中間になるように
    電圧分割回路の電圧分割要素を設定した ことを特徴とするＭＯＳ出力回路。
JP13062188U 1988-10-05 1988-10-05 Pending JPH0251424U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02260918A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd データ出力回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02260918A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd データ出力回路

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