JPH0226392B2 - - Google Patents

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JPH0226392B2
JPH0226392B2 JP58085184A JP8518483A JPH0226392B2 JP H0226392 B2 JPH0226392 B2 JP H0226392B2 JP 58085184 A JP58085184 A JP 58085184A JP 8518483 A JP8518483 A JP 8518483A JP H0226392 B2 JPH0226392 B2 JP H0226392B2
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Description

【発明の詳細な説明】 〔技術分野〕 本発明は多層金属化半導体パツケージ、更に具
体的にいえば、複数の大規模集積回路チツプを相
互接続するのに適した多層セラミツク・パツケー
ジに関するものである。
〔背景技術〕
大規模集積回路（LSI）半導体装置の出現は回
路密度の大幅な増大をもたらした。かかる高密度
LSI装置に適合するには、パツケージング基板の
相互接続密度も増加しなければならない。すなわ
ち、最小径路間隔であるグリツド寸法を収縮させ
なければならない。グリツド寸法の最小値は相互
接続サポートとして用いる特定材料の関数であ
る。高性能LSIには、現在多層セラミツク
（MLC）技術で達成できるグリツド寸法の1/10の
寸法が必要である。相互接続基板上の寸法が、
LSIチツプの寸法に近づかなければならない。
半導体装置の製造に使用される金属化技術を、
パツケージング基板の製造に応用する試みが行わ
れた。しかし、パツケージング基板及びその機能
と、LSIチツプのそれとの間には大きな違いがあ
る。パツケージング基板上の信号導線がより長い
ため、導線の導電率がより高くなければならな
い。それには、より大きな寸法が従つてより厚い
誘電体、そして新しい層間径路が必要である。
当IBM社の「多層ガラス−金属モジユールを
形成するための焼成プロセス」と題する米国特許
第3968193号、及び「異なる耐火基板への集積取
り付けに適した多層ガラス−金属モジユールを形
成するためのプロセス」と題する米国特許第
3726002号は、MLC本体の表面に多段金属化体を
形成するためのプロセスに関するものである。下
側クロム層、その上の銅層、および最上部のクロ
ム層からなる、第１段の金属化層が、MLC本体
の表面にブランケツト付着され、最上部クロム層
および銅層が輪郭付けされて径路パツドを含む第
１段の相互接続パターンとされる。下側クロム層
はエツチされないままである。径路パツドの所に
開口のあいたマスキング層を形成した後、残つた
下側クロム層を陰電極として用いて、径路パツド
上に径路スタツドが電鍍される。マスキング層お
よび露出した下側クロム層が除去され続いて誘電
層の付着及び第２段金属化層の形成が行われる。
これらの先行技術の方法では、径路スタツド
が、マスク開口部を通して径路パツド上に形成さ
れる。これは、残留汚染物質のために径路パツド
と径路スタツドの界面で信頼性の問題が起きる。
マスク開口中の径路パツド表面を掃除すると、径
路パツド金属の品質低下をもたらす傾向がある。
IBM技術発表誌（Technical Disclosure
Bulletin）第19巻、第９号、1977年２月刊、3364
〜3365頁に所載のW.C.メツツガー等による「平
面集積回路金属化体の形成」は単一ブランケツト
金属層から径路パツド及び径路スタツド集積構造
を形成するプロセスを教示している。スタツド領
域がまずマスクされ、マスクされなかつた領域が
反応性イオン・エツチされて、マスクされない金
属化層の厚さを望みの導電性パターンの厚さにま
で減らし、マスクされた領域で径路スタツドを画
定する。次に第２のマスキング層が付着され、望
みの金属化パターンを画定するようにパターン化
される。金属層は再び反応性イオン・エツチされ
て、集積径路パツドおよび径路スタツド構造を形
成する。この方法は、径路から突き出した非平面
金属層上に第２のマスクを形成しなければならな
いという欠点をもつ。
IBM技術発表誌第23巻、第４号、1980年９月
刊、1395頁所載のJ.R.キツチヤーの「多段金属用
集積スタツド」には集積スタツドの形成方法が記
述されている。配線用金属の層、クロムのエツ
チ・バリア層およびスタツド金属の層が基板上に
ブランケツト付着される。レジストマスクないし
酸化マグネシウム・マスクを用い、クロムをエツ
チ・ストツプとした反応性イオン・エツチングに
より、スタツド金属がパターン化される。次に第
２のマスクを用いて、クロムおよび配線金属がパ
ターン化され、エツチされる。この方法は径路ス
タツドが輪郭付けされてから径路パツドが形成さ
れるため、W.C.メツツガー等の方法と同じ問題
をもつている。
〔発明の概要〕
集積回路半導体装置用パツケージング本体上に
多段金属化体を形成する方法を提供することが、
本発明の第１の目的である。
本発明の第２の目的は、多層相互接続セラミツ
ク体上に多段金属化体を形成する方法を提供する
ことである。
本発明の第３の目的は、集積回路半導体チツプ
用相互接続体上に、径路パツドと径路スタツドの
集積構造を形成する方法を提供することである。
本発明によれば、多層の相互接続用金属化体を
含む多層セラミツク体などの相互接続体上に導電
層をブランケツト付着する。導電層上にマスクを
形成し、第１段の相互接続パターンならびに相互
接続体の径路を第１段相互接続パターンに接続す
るための相互接続パツドを画定する。次に導電層
を反応性イオン・エツチして、第１段相互接続パ
ターンおよび径路パツドを輪郭付けする。相互接
続体がエツチ・ストツプとして働く。
基板上にレジスト層を形成して、第１段相互接
続パターン及び径路パツドを覆い、続いて通常の
写真製版技術を用いて径路パツド領域内に径路ス
タツド領域を画定する開口をエツチする。反応性
イオン・エツチングに対して安定なマスキング材
を、該開口中の導電層の上に付着させる。レジス
ト膜を除去した後、基板に反応性イオン・エツチ
ングを施して、第１段相互接続パターンの厚さを
薄くし、径路パツド及び径路スタツド集積構造を
形成する。
径路スタツド上のマスク層を除去して誘電層を
沈着させ、平面化して径路スタツドの頂面を露出
させる。同じプロセスによつてまたは通常の方法
を用いて、誘電層上に第２段の相互接続金属化体
を形成する。
〔本発明の最良の実施方法〕
第１図は大規模集積回路半導体装置チツプ用の
多段相互接続パツケージ構造の断面図である。こ
のパツケージは多層セラミツク（MLC）体１０、
及びその片面上に形成された多段相互接続層１２
を含んでおり、前者の底面には複数の入出力ピン
１８が接続されている。MLC体１０は多層の導
電性パターン１６を含んでおり、その各段は回路
設計で要求されるように径路１４によつて接続さ
れている。
多段相互接続層１２は、パツケージング基板の
表面部分に密度のより高い相互接続のより寸法の
小さいグリツドを実現するために形成される。こ
れは第１段の導電性パターン２２、誘電層２７、
第２段の導電性パターン２５、および第１段と第
２段の導電性パターンを接続する径路スタツド２
６を含んでいる。第２段の金属化体は、集積回路
チツプ１１を取り付けるためのパツド２８及び技
術変更または配線結合用のパツドを含んでいる。
あるいは第２段金属化体上に第２の導電層をコー
テイングし、その上に第３段の金属化体を形成す
ることもできる。
第２図ないし第９図は、セラミツク体１０Ａ上
に多段金属化体を形成するための良好な実施例を
示す、概略的なステツプ毎の断面図である。導電
性径路１４を備えたセラミツク体１０Ａを、平坦
さが約３ミクロン以内となるように炭化ホウ素ス
ラリでラツプ仕上する。このステツプに続いて、
超音波洗浄およびイソプロパノールなどの洗浄剤
を用いた液先ステツプを実施する。
第２図では、セラミツク体１０Ａの表面にブラ
ンケツト金属化層２０を付着させる。良好な実施
例では、金属化層２０は、厚さ約800Åの下側ク
ロム層、その上の厚さ18ミクロンの銅層および厚
さ約800Åの最上部クロム層からなつている。ク
ロム金属を下層および最上層として選んだのは、
セラミツクならびにガラス表面に対する吸着力が
大きいためである。厚い銅層は一次導電径路を与
える。
次に第３図では、リフトオフ・マスクとして使
用されるレジスト材料２８を金属層２０上に張
り、通常の写真製版技術を用いて露光及び現像し
て第１段相互接続パターンの開口２９を形成す
る。酸化マグネシウム（MgO）など反応性イオ
ン・エツチング用マスキング材の１ミクロンの層
３０を、リフト・オフ・マスク２８の頂面上およ
び金属層２０の露出部分上に蒸着させる。次に通
常のリフトオフ技術を用いて、レジスト・マスク
２８の残りの部分を適当な溶媒またはエツチ剤で
その上の酸化マグネシウム−コーテイングと一緒
に完全に除去すると、酸化マグネシウム（MgO）
のセグメント３０が残つて、反応性イオン・エツ
チング用マスクとなる。
MgOマスク３０を形成するためのリフトオ
フ・プロセスは「基板の選択的乾式エツチング」
と題する米国特許第4132586号により詳しく記載
されている。
別法として、除去エツチングによつて、MgO
膜中にパターンを形成することができる。ブラン
ケツトMgO膜上にレジスト・フイルムをコーテ
イングし、光学または電子線製版法によつてそこ
に適当なパターンを画定する。マスクされていな
いMgO領域は、蓚酸アンモニウム飽和溶液中で
室温でエツチする。
次に金属層２０の無マスク領域を反応性イオ
ン・エツチして酸化マグネシウム・セグメント３
０の下に第４図に示すような構造の金属セグメン
ト３２を形成する。典型的な場合では金属層２０
をCCl4の流速が2.5sccmの５ｍTorr CCl4／５ｍ
Torr Ar環境中で225℃の陰極温度で1.3W／cm2、
13.56MHzでイオン・エツチする。これらの条件
を用いた場合、800Åの下側クロム層、18ミクロ
ンのその上の銅層、800Åの最上部クロム層から
なる複合金属層を約30〜40分でエツチすることが
できる。セラミツク体１０Ａがエツチ・ストツプ
として働くのでエツチ時間に厳密な注意を払う必
要はない。
適当な溶媒またはエツチ剤中で、例えば熱い
（40〜50℃）蓚酸溶液中に２分間浸してMgOマス
ク３０を除去する。
スピン・コーテイングにより、または乾性フオ
トレジスト・フイルムを使用して、またはこの２
つの方法を併用して、基板上に厚いフオトレジス
ト・フイルム３６を重ねて第１段金属パターン３
２を覆う。レジスト・フイルムを通常の写真製版
技術によつて露光し現像して、第１段金属３２の
頂部の径路スタツドを形成すべき所に、典型的な
場合では直径50ミクロンの開口４０を形成する。
反応性のイオン・エツチング用マスキング材３
８、典型的な場合では酸化マグネシウムを、第６
図に示すようにレジスト・フイルム３６及び第１
段金属３２の露出表面上に約１ミクロンの厚さで
蒸着する。
適当な溶媒によつてレジスト・フイルム３６を
その上の酸化マグネシウム・コーテイング３８と
一緒に完全に除去する。残つた酸化マグネシウム
セグメント３８をマスクとして使つて、第１段金
属を反応性イオン・エツチし、マスクされていな
い第１段相互接続金属の部分の厚さを約３ミクロ
ンに減らし（33の基部及び35参照）、第８図に示
すように高さ約３ミクロンの基部及び高さ約15ミ
クロンの径路スタツド部分３３を形成する。エツ
チング条件は、第４図の構造を形成する際にブラ
ンケツト金属層２０をエツチするために用いた条
件と同様にすることができる。適当な導電性が得
られる限り、第１段相互接続３５の厚さは重要で
はない。
熱い蓚酸溶液に浸してMgOマスク３８を除去
した後、第９図に示すようにガラスやポリイミド
などの誘電体のフイルム５０を基板上にコートす
る。この誘電体はドクターブレード法、沈殿、蒸
着、噴射またはスピニングによつてコートするこ
とができる。典型的なガラス・フイルムのコーテ
イング方法は、米国特許第3968193号に記載され
ている。ポリイミドも通常の方法で基板上にスピ
ンコートすることができる。
誘電層５０を重ねて、次の写真製版ステツプに
必要な平面をもたらし、径路スタツド３３の頂面
を露出する。別法として、反応性イオン・エツチ
ングまたはプラズマ・エツチングを用いてポリイ
ミドをエツチし、径路スタツドの頂面を露出する
ことができる。
第１段相互接続の形成に使用したのと同じプロ
セスを用いて誘電層５０の表面に第２段相互接続
を形成する。第２段相互接続を形成するのに、通
常の何れかの金属化技術を使用することもでき
る。
【図面の簡単な説明】
第１図は本発明に基づいて製造された多段相互
接続パツケージの断面の概略図である。第２図な
いし第９図は本発明の良好な実施例を示す、ステ
ツプ毎の概略的断面図である。 １０……多層セラミツク（MLC）体、１０Ａ
……セラミツク体、１１……集積回路チツプ、１
２……多段相互接続層、１４……径路、１６……
導電性パターン、１８……入出力ピン、２０……
金属化層、２８……リフトオフ・マスク、３０…
…酸化マグネシウム（MgO）マスク、３３……
径路スタツド、３８……イオン・エツチング用マ
スキング材。

Claims (1)

  1. 【特許請求の範囲】 １ 平坦な表面、前記表面より内部に位置する電
    気的相互接続用の導電性パターンの層１６、及び
    前記層から前記表面へ延びた導電性径路部材１４
    とを備えた誘電体の基板１０Ａを用意するステツ
    プと、 前記基板の表面上に導電性材料のブランケツト
    層２０を付着するステツプと、 前記導電性径路部材に接続する所望の導電性パ
    ターンとして残すべき領域を覆うイオン・エツチ
    ング・マスク３０を、前記ブランケツト層上に形
    成するステツプと、 前記イオン・エツチング・マスクで覆われてい
    ない部分をイオン・エツチングして、前記導電性
    材料の層に先行パターン３２を形成するステツプ
    と、 前記イオン・エツチング・マスクを除去するス
    テツプと、 前記先行パターン３２上に、所望の導電性径路
    を画定する領域を覆う新たなイオン・エツチン
    グ・マスク３８を形成するステツプと、 前記新たなイオン・エツチング・マスクで覆わ
    れていない前記先行パターン部分に対して所望の
    厚さまでイオン・エツチングを行なつて径路スタ
    ツド３３を形成するステツプと、 前記径路スタツドの高さまで誘電体材料のフイ
    ルムを被覆するステツプと、 を含んだ電気的相互接続パツケージを製造する方
    法。
JP58085184A 1982-07-22 1983-05-17 電気的相互接続パツケ−ジを製造する方法 Granted JPS5928366A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US400800 1982-07-22
US06/400,800 US4430365A (en) 1982-07-22 1982-07-22 Method for forming conductive lines and vias

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Publication Number Publication Date
JPS5928366A JPS5928366A (ja) 1984-02-15
JPH0226392B2 true JPH0226392B2 (ja) 1990-06-08

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ID=23585071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58085184A Granted JPS5928366A (ja) 1982-07-22 1983-05-17 電気的相互接続パツケ−ジを製造する方法

Country Status (4)

Country Link
US (1) US4430365A (ja)
EP (1) EP0099544B1 (ja)
JP (1) JPS5928366A (ja)
DE (1) DE3366774D1 (ja)

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