JPS6378552A - スル−ホ−ルの形成方法 - Google Patents
スル−ホ−ルの形成方法Info
- Publication number
- JPS6378552A JPS6378552A JP22398186A JP22398186A JPS6378552A JP S6378552 A JPS6378552 A JP S6378552A JP 22398186 A JP22398186 A JP 22398186A JP 22398186 A JP22398186 A JP 22398186A JP S6378552 A JPS6378552 A JP S6378552A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- insulating film
- film
- mask
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の多層配線技術に関し、特には層間
絶縁膜で隔てられた金属配線に対して電気的導通を取る
ためのスルーホールの形成方法に関する。
絶縁膜で隔てられた金属配線に対して電気的導通を取る
ためのスルーホールの形成方法に関する。
〈従来の技術〉
多層配線構造をもつ半導体装置においては、電気的に隔
てられた上部と下部の導体をつなぐスルーホー／１／を
層間絶縁膜に形成する必要がある。半導体集積回路の大
規模化とともにヌル−ホール数は急増し、一方半導体集
積回路の高密度化のため多層配線は微細化され、それに
伴いヌル−ホールも微小なものが要求されている。
てられた上部と下部の導体をつなぐスルーホー／１／を
層間絶縁膜に形成する必要がある。半導体集積回路の大
規模化とともにヌル−ホール数は急増し、一方半導体集
積回路の高密度化のため多層配線は微細化され、それに
伴いヌル−ホールも微小なものが要求されている。
第２図（ａ）〜（ｄ）に示した工程はスルーホールを形
成するために従来から行われている方法である。
成するために従来から行われている方法である。
即ち、第２図（ａ）に示すように回路素子を形成したＳ
ｉ基板２１上にはＳｉＯ□膜２２が被着され、該５ｉ０
２膜２２上にはＡ１等で配線２３がなされている。こう
して形成した第１の配線層２３と次に形成する第２の配
線層とを絶縁分離するために第１の配線層を形成した半
導体基板上に層間絶縁膜２４を形成する。上記層間絶縁
膜２４としてはポリイミド系樹脂（以下ＰＩＱ）が一般
によく。
ｉ基板２１上にはＳｉＯ□膜２２が被着され、該５ｉ０
２膜２２上にはＡ１等で配線２３がなされている。こう
して形成した第１の配線層２３と次に形成する第２の配
線層とを絶縁分離するために第１の配線層を形成した半
導体基板上に層間絶縁膜２４を形成する。上記層間絶縁
膜２４としてはポリイミド系樹脂（以下ＰＩＱ）が一般
によく。
用いられている。
この層間絶縁膜２４にスルーホールを形成する之めに以
下のような工程を行なう。第２図（ａ）に示すように層
間絶縁膜であるＰＩＱ２４上にホトレジス） ２５’ｅ
塗布する。次にホトリリグラフィを行なって上記ホトレ
ジスト２５のパターニンクヲ行なう（第２図（ｂ））。
下のような工程を行なう。第２図（ａ）に示すように層
間絶縁膜であるＰＩＱ２４上にホトレジス） ２５’ｅ
塗布する。次にホトリリグラフィを行なって上記ホトレ
ジスト２５のパターニンクヲ行なう（第２図（ｂ））。
該レジストパターン２５ａ。
をマスクとしてドライ・エツチングにてＰＩＱ２４をエ
ツチングしく第２図（Ｃ））、最後に上記レジストパタ
ーン２５ａｅ剥離して層間絶縁膜のスルーホールパター
ンを形成する（第２図（ｄ））。
ツチングしく第２図（Ｃ））、最後に上記レジストパタ
ーン２５ａｅ剥離して層間絶縁膜のスルーホールパター
ンを形成する（第２図（ｄ））。
〈発明が解決しようとする問題点〉
上述する方法で層間絶縁膜にスルーホールを形成すると
、Ｋ２図（Ｃ）に示す如くレジストパターンをマスクと
して眉間絶縁膜であるＰＩＱをエツチングしてパターニ
ングする工程で、マスクであるホトレジストとＰＩＱと
の選択比が低いためエツチングがＰＩＱの最下端に達す
る頃にはレジストパターンもエツチングされて大きくな
り、ＰＩＱはオーバーエッチ状態となる。したがってＰ
ＩＱのスルーホールが所望する大きさに得られないだけ
でなく、微小なスルーホール形成が困難であるという問
題がある。
、Ｋ２図（Ｃ）に示す如くレジストパターンをマスクと
して眉間絶縁膜であるＰＩＱをエツチングしてパターニ
ングする工程で、マスクであるホトレジストとＰＩＱと
の選択比が低いためエツチングがＰＩＱの最下端に達す
る頃にはレジストパターンもエツチングされて大きくな
り、ＰＩＱはオーバーエッチ状態となる。したがってＰ
ＩＱのスルーホールが所望する大きさに得られないだけ
でなく、微小なスルーホール形成が困難であるという問
題がある。
〈問題点を解決するための手段〉
本発明は上述する問題を解決するためになされたもので
、層間絶縁膜上にホトレジストを被着し、該ホトレジス
ト上にＡｌｔ蒸着させてパターニングした後ＡＩを層間
絶縁膜のエツチングマスクとして利用し、ホトレジスト
はリフト・オフ法による。ｌマスクパターンの剥離に用
いるスルーホール形成方法を提供するものである。
、層間絶縁膜上にホトレジストを被着し、該ホトレジス
ト上にＡｌｔ蒸着させてパターニングした後ＡＩを層間
絶縁膜のエツチングマスクとして利用し、ホトレジスト
はリフト・オフ法による。ｌマスクパターンの剥離に用
いるスルーホール形成方法を提供するものである。
く作 用〉
上述の如＜Ａｌｌパターンをマスクとして用いて層間絶
縁膜のエツチングを行なうと、層間絶縁膜とＡｌの選択
比が高いため得られるスルーホールは所望する形状通り
のものとなり、微小なスルーホールの形成が可能になる
。
縁膜のエツチングを行なうと、層間絶縁膜とＡｌの選択
比が高いため得られるスルーホールは所望する形状通り
のものとなり、微小なスルーホールの形成が可能になる
。
〈実施例〉
第１図（ａ）〜（ｄ）は本発明による一実施例の工程を
説明するための断面図である。即ち、第１図（ａ）に示
すように半導体回路素子を作シ込んだＳｉ基板１上にＳ
ｉＯ□膜２を被着し、例えばＡ６にて１層目の配線３を
行なう。次に配線導体の１層目と２層目とを電気的に絶
縁分離する次めの層間絶縁膜としてＰＩＱ４を被着し、
このＰＩＱ４上にホトレジスト５を塗布する。更にこの
ホトレジスト５上にＡ１６を蒸着する。
説明するための断面図である。即ち、第１図（ａ）に示
すように半導体回路素子を作シ込んだＳｉ基板１上にＳ
ｉＯ□膜２を被着し、例えばＡ６にて１層目の配線３を
行なう。次に配線導体の１層目と２層目とを電気的に絶
縁分離する次めの層間絶縁膜としてＰＩＱ４を被着し、
このＰＩＱ４上にホトレジスト５を塗布する。更にこの
ホトレジスト５上にＡ１６を蒸着する。
次に第２図（ｂ）に示すようにＡ１６をヌル−ホールの
パターンにドライ・エツチングによりパターニングする
。このＡｌパターン６ａｋマスクとしてホトレジスト５
とＰＩＱ４とをドライ・エツチングによシバターニング
する（第２図（Ｃ））。最後に、マスクに用いたＡｌパ
ターン６ａはＡｌパターン６ａとＰＩＱ４との間に形成
されたホトレジスト４をアセトンで溶解する時同時に剥
離され（リフト・オフ法）、ヌル−ホール７が形成され
る（第１図（ｄ））。
パターンにドライ・エツチングによりパターニングする
。このＡｌパターン６ａｋマスクとしてホトレジスト５
とＰＩＱ４とをドライ・エツチングによシバターニング
する（第２図（Ｃ））。最後に、マスクに用いたＡｌパ
ターン６ａはＡｌパターン６ａとＰＩＱ４との間に形成
されたホトレジスト４をアセトンで溶解する時同時に剥
離され（リフト・オフ法）、ヌル−ホール７が形成され
る（第１図（ｄ））。
本実施例でばＡｌｋマスク材として用いて層間絶縁膜で
あるＰＩＱのエツチングを行なっており、Ａｌｕホトレ
ジヌトに比べＰＩＱとの選択比が高いためＰＩＱのエツ
チング途中にＡｌマスクパターンの大きさが変わること
はほとんどない。したがって所望する大きさのスルーホ
ールを得られ、また微小なスルーホールの形成が可能に
なるものである。
あるＰＩＱのエツチングを行なっており、Ａｌｕホトレ
ジヌトに比べＰＩＱとの選択比が高いためＰＩＱのエツ
チング途中にＡｌマスクパターンの大きさが変わること
はほとんどない。したがって所望する大きさのスルーホ
ールを得られ、また微小なスルーホールの形成が可能に
なるものである。
本発明は、Ａｌと同様に層間絶縁膜との選択比が高い他
の金属薄膜を用いてもよいことは明らかである。
の金属薄膜を用いてもよいことは明らかである。
〈効果〉
以上本発明によれば、微小なスルーホールを形成するこ
とができて半導体集積回路の高密度化が図れるため、集
積度の高い多層配線構造金持つ半導体装置を作製するこ
とが可能になる。
とができて半導体集積回路の高密度化が図れるため、集
積度の高い多層配線構造金持つ半導体装置を作製するこ
とが可能になる。
第１図（ａ）〜（ｄ）は本発明による一実施例の工程を
説明するための断面図、第２図（ａ）〜（ｄ）は従来の
工程を説明するための断面図である。 １、Ｓｉ基板 ２．５ｉ０２膜 ３．１層目配線
４．ＰＩＱ５． ホトレジヌト６ａ、Ａｌパターン
７．スルーホール代理人 弁理士 杉 山 毅
至（他１名）第１ｆｆｌ
説明するための断面図、第２図（ａ）〜（ｄ）は従来の
工程を説明するための断面図である。 １、Ｓｉ基板 ２．５ｉ０２膜 ３．１層目配線
４．ＰＩＱ５． ホトレジヌト６ａ、Ａｌパターン
７．スルーホール代理人 弁理士 杉 山 毅
至（他１名）第１ｆｆｌ
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の層間絶縁膜にスルーホールを形成す
る方法において、 層間絶縁膜上にリフト・オフのためのホトレジストを塗
布する工程と、 該ホトレジスト上にマスクとなる金属薄膜を蒸着する工
程と、 該金属薄膜をパターニングする工程と、 前記金属薄膜パターンをマスクとして層間絶縁膜とホト
レジストとをエッチングする工程と、リフト・オフ法に
より上記ホトレジストとこの上の金属薄膜パターンを除
去する工程とからなり、微小なスルーホールを形成する
ことを特徴とするスルーホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22398186A JPS6378552A (ja) | 1986-09-22 | 1986-09-22 | スル−ホ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22398186A JPS6378552A (ja) | 1986-09-22 | 1986-09-22 | スル−ホ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378552A true JPS6378552A (ja) | 1988-04-08 |
Family
ID=16806705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22398186A Pending JPS6378552A (ja) | 1986-09-22 | 1986-09-22 | スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372971A (en) * | 1991-10-02 | 1994-12-13 | Hyundai Electronics Industries Co. Ltd. | Method for forming via hole in multiple metal layers of semiconductor device |
| US5510294A (en) * | 1991-12-31 | 1996-04-23 | Sgs-Thomson Microelectronics, Inc. | Method of forming vias for multilevel metallization |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
-
1986
- 1986-09-22 JP JP22398186A patent/JPS6378552A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372971A (en) * | 1991-10-02 | 1994-12-13 | Hyundai Electronics Industries Co. Ltd. | Method for forming via hole in multiple metal layers of semiconductor device |
| US5510294A (en) * | 1991-12-31 | 1996-04-23 | Sgs-Thomson Microelectronics, Inc. | Method of forming vias for multilevel metallization |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| US5666007A (en) * | 1994-05-09 | 1997-09-09 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| US5691572A (en) * | 1994-05-09 | 1997-11-25 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| US5798299A (en) * | 1994-05-09 | 1998-08-25 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0046525B1 (en) | Planar multi-level metal-insulator structure comprising a substrate, a conductive interconnection pattern and a superposed conductive structure and a method to form such a structure | |
| US4920639A (en) | Method of making a multilevel electrical airbridge interconnect | |
| US3985597A (en) | Process for forming passivated metal interconnection system with a planar surface | |
| US4076575A (en) | Integrated fabrication method of forming connectors through insulative layers | |
| US4040891A (en) | Etching process utilizing the same positive photoresist layer for two etching steps | |
| US4805683A (en) | Method for producing a plurality of layers of metallurgy | |
| JPH0226392B2 (ja) | ||
| JPS6350860B2 (ja) | ||
| US4447824A (en) | Planar multi-level metal process with built-in etch stop | |
| US6150074A (en) | Method of forming electrically conductive wiring pattern | |
| JPS6378552A (ja) | スル−ホ−ルの形成方法 | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH0485829A (ja) | 半導体装置及びその製造方法 | |
| JP2001250861A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2751242B2 (ja) | 半導体装置の製造方法 | |
| JPH0587973B2 (ja) | ||
| JPH05243217A (ja) | 半導体装置の製造方法 | |
| JPS6259919B2 (ja) | ||
| JPH0268931A (ja) | 半導体装置の製造方法 | |
| JPS58213451A (ja) | 多層配線の形成法 | |
| JPS6211783B2 (ja) | ||
| JPH0750707B2 (ja) | 層間絶縁膜スルーホール形成方法 | |
| JPH04250618A (ja) | 半導体装置の製造方法 | |
| JPH0917792A (ja) | 半導体装置の製造方法 | |
| JPS596560A (ja) | 半導体装置の製造方法 |