JPH0226416A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ入力信号をデジタル信号に変換する
為のＡ／Ｄ　（アナログ／デジタル）変換回路に関する
もので、特に素子数の削減を計ったＡ／Ｄ変換回路に関
する。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案されており、用途に応じて選択使
用されている０例えば、変換時間が数ｍｓ以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。また、変換時間が数μｓから数
百μｓの中速用Ａ／Ｄ変換回路としては、逐次比較方式
のＡ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジ
タルオーディオ等に応用されている。更に、変換時間が
数百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比
較方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や
計測分野で応用されている。尚、Ａ／Ｄ変換回路に関し
ては、昭和６０年７月３０日付で発行された１図解Ａ／
Ｄコンバータ入門」に詳述されている。

ところで、高速用の並列比較方式のＡ／Ｄ変換回路は、
高次ビットにすると、回路が複雑になり、ＩＣ化したと
きチップ面積が増大したり、消費電流が大になるという
問題があった。第２図は、並列比較方式の４ビットＡ／
Ｄ変換回路を示すもので、ｉ源端子（１）とアースとの
間に直列接続された１６個の抵抗（２ａ〉乃至（２ｐ）
と、前記抵抗（２ａ）乃至（２ｐ）の各接続点に一方の
入力端子が接続され、他方の入力端子が信号入力端子（
３）に接続された１５個の比較回路（４ａ）乃至（４ｏ
）と、前記比較回路（４ａ）乃至（４ｏ）の出力信号を
エンフードするエンコーダ（５）とによって構成されて
いる。第２図から明らかな如く、並列比較方式の場合、
高々４ビツトのＡ／Ｄ変換回路を構成しても、１６個の
抵抗と１５個の比較回路を必要とし、一般にｎビットの
Ａ／Ｄ変換回路を構成する場合、抵抗が２°個、比較回
路が２°−１個必要となる。

並列比較方式のＡ／Ｄ変換回路を改良し、素子数の低減
を計ったものとして、直並列比較方式のＡ／Ｄ変換回路
が提案されている。このＡ／Ｄ変換回路は、４ビツトの
場合、第３図に示す如く、電源端子（６）とアースとの
間に直列接続された１６個の抵抗（７ａ）乃至（７ｐ）
と、前記抵抗（７ａ）乃至（７ｐ）の所定接続点に一方
の入力端子が接続され、他方の入力端子が信号入力端子
（８）に接続された３個の上位ビット用比較回路（９ａ
）乃至（９ｃ）と、前記比較回路（９ａ）乃至（９Ｃ）
の出力信号をエンコードし、上位２ビツトの出力信号を
発生する第１エンコーダと、入力端が前記抵抗（７ａ）
乃至（７ｐ）の所定接続点に接続された第１乃至第４ス
イッチ群（１１ａ）乃至（ｌｉｄ）と、信号入力端子（
８）に印加きれる入力信号と前記第１乃至第４スイッチ
群（ｌｌａ）乃至（ｌｉｄ）から得られる基準電圧とを
比較する３個の下位ビット用比較回路（１２ａ）乃至（
１２ｃ　）と、前記比較回路（１２ａ）乃至（１２ｃ　
）の出力信号をエンコードし、下位２ビツトの出力信号
を発生する第２エンコーダ（１３）とによって構成され
る。第３図のＡ／Ｄ変換回路の場合、まず第１乃至第４
スイッチ群（ｌｌａ）乃至（ｌｉｄ）を構成する全スイ
ッチが開放きれ、上位２ビツトのＡ／Ｄ変換が行なわれ
る。すなわち、第１乃至第３比較回路（９ａ）乃至（９
Ｃ）により基準電圧と入力電圧との比較が行なわれ、前
記第１乃至第３比較回路（９ａ）乃至（９Ｃ）の出力端
にｒ　Ｈ、又は「Ｌ」の出力信号が発生する。前記第１
乃至第３比較回路（９ａ）乃至（９Ｃ）の出力信号は、
第１エンフーダ（１０）に印加されてエンフードされる
。その為、前記第１エンコーダ（１０）の出力端には、
デジタル信号の上位２ビツトを示す出力信号が発生する
。前記第１エンコーダ（１０）の出力信号は、入力信号
のレベルに応じて°、（０、０）　。

（０，１）、（１，０）、（１，１）となる。

比較回路（９ａ）乃至（９ｃ）と第１エンフーダ（１０
）とによる上位２ビツトのＡ／Ｄ変換が行なわれると、
前記第１エンコーダ（１０）の出力信号に応じて、第１
乃至第４スイッチ群（ｌｌａ）乃至（ｌｉｄ）の１つが
選択され、選択されたスイッチ群を構成するスイッチが
閉成する。例えば、第１エンコーダ（１０）の出力信号
が（０，０）のときは第４スイッチ群（ｌｉｄ）が選択
され、同様に（０、１）のときは第３スイッチ群（ｌｌ
ｃ）が、（１，０）のときは第２スイッチ群（ｌｌｂ）
が、（１，１）のときは第１スイッチ群（ｌｌａ）がそ
れぞれ選択される。第１乃至第４スイッチ群（ｌｌａ）
乃至（ｌｉｄ）の１つが選択されると、選択されたスイ
ッチ群に応じた基準電圧が下位ビット用比較回路（１２
ａ）乃至（１２ｃ）に印加され、入力信号と比較される
。その為、前記比較回路（１２ａ）乃至（１２ｃ）の出
力端にｒＨ，又はｒＬ、の出力信号が発生し、前記出力
信号が第２エンコーダ（１３）でエンコードされる。そ
の結果、前記第２エンフーダ（１３）から下位２ビツト
の出力信号が発生する。

第３図のＡ／Ｄ変換回路を用いれば、アナログ言分を４
ビツトのデジタル信号に変換することが出来る。その時
、比較回路の数が６個でよいから、第２図の回路に比べ
、エンコーダ及び第１乃至第４スイッチ群が増加してい
るといえども、全体として回路の簡略化を計ることが出
来る。特に、ビット数が多くなった場合、（例えば８ビ
ツトの場合、第２図の回路においては２５５個の比較回
路を必要とするが、第３図の回路の場合３０個で事足り
る）素子数の大幅な減少が計れる。

（ハ）発明が解決しようとする課題 しかしながら、第３図のＡ／Ｄ変換回路においても高次
ビットのデジタル信号を得る場合には素子数が非常に多
くなり問題であった。例えば、前記Ａ／Ｄ変換回路を１
６ビツトで構成する場合、比較回路は５１０個、抵抗は
６５５３６個必要となる。その為、更に構成が簡略化さ
れたＡ／Ｄ変換回路が希求きれていた。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、アナログ入
力信号のレベルに対応する上位ビットのデジタル信号を
発生する第１のＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力
信号に応じて複数の基準電圧の内の１つを選択的に発生
する基準電圧発生回路と、該基準電圧発生回路の出力基
準電圧と前記アナログ入力信号との演算を行なう演算回
路と、該演算回路の出力信号が印加され、前記アナログ
入力信号のレベルに対応する下位ビットのデジタル信号
を発生する第２のＡ／Ｄ変換器とから成ることを特徴と
する。

（＊）作用 本発明に依れば、第１抵抗群から発生する第１基準電圧
とアナログ入力信号との比較が行なわれ、第１エンコー
ダから発生する上位ビットに対応するデジタル信号が第
１レジスタに格納される。そして、前記第１レジスタに
格納されるデジタル信号に応じて、選択回路がスイッチ
群の１つのスイッチを閉成させる。すると、それに応じ
て第１基準重圧が発生し、該第１基準電圧と前記アナロ
グ入力信号との演算が演算回路において行なわれる。そ
して、第２比較回路群において、前記演算回路の出力信
号と第２抵抗群から発生する第２基準電圧との比較が行
なわれ、第２エンコーダから発生する下位ビットに対応
するデジタル信号が第２レジスタに格納きれる。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１４）
は第１基準電源端子〈１５）とアースとの間に直列接続
された第１基準電圧発生用の抵抗（１６ａ）乃至（１６
ｄ）から成る第１抵抗群、（１７）は前記抵抗（１６ａ
）乃至（１６ｄ）の各接続点に得られる第１基準電圧と
入力端子（１８）に印加される入力アナログ信号とを比
較し、「Ｈ」又は「Ｌ」の出力信号を発生する第１乃至
第３比較回路（１，９ａ）乃至（１９ｃ）から成る第１
比較回路群、（２０）は前記第１乃至第３比較回路（１
９ａ）乃至（１９ｃ）の出力信号をエンフードし、２ビ
ツトのデジタル信号を発生する第１エンコーダ、（２１
）は該第１エンコーダ（２０）から得られる上位２ビッ
トのデジタル信号を格納する第１レジスタ、（２２）は
前記抵抗（１６ａ）乃至（１６ｄ）の各接続点に得られ
る第１基準電圧と前記入力アナログ信号との減算を行な
う減算回路、（２３）は前記抵抗（１６ａ）乃至（１６
ｄ）の各接続点に発生する第１基準電圧を、前記減算回
路（２２）に印加する第１乃至第４スイツチ（２４ｇ）
乃至（２４ｄ）から成るスイッチ群、（２５）は第２基
準電源端子（２６）とアースとの間に直列接続きれた第
２基準電圧発生用の抵抗（２７ａ）乃至（２７ｄ）から
成る第２抵抗群、（２８）は前記抵抗（２７ａ　）乃至
（２７ｄ）の各接続点に得られる第２基準電圧と前記減
算回路（２２）の出力信号とを比較し、ｒ　Ｈ、又はｒ
Ｌ」の出力信号を発生する第４乃至第６比較回路（２９
ａ）乃至（２９ｃ）から成る第２比較回路群、（３０）
は前記第４乃至第６比較回路（２９ａ）乃至（２９ｃ　
）の出力信号をエンコードし、２ビツトのデジタル信号
を発生する第２エンコーダ、（３１）は該第２エンフー
ダ（３０）から得られる下位２ビツトのデジタル信号を
格納する第２レジスタ、及び（３２）は前記第１レジス
タ（２１）から発生する制御信号に応じて前記第１乃至
第４スイツチ（２４ａ）乃至（２４ｄ）を選択駆動する
選択回路である。

第１図は、入力アナログ信号を上位２ビツト、下位２ビ
ツトの合計４ビツトのデジタル信号に変換する場合の回
路図である。この場合、第１基準電源端子（１５）に印
加する第１基準電圧をＶｒｅｆとすると、第２基準電源
端子（２６）に印加する第２基準電圧はＶｒｅｆ／Ｎ　
（ただし、Ｎ−２”　　ｎは上位ビットのビット数）に
する必要がある。そこで、第１図の実施例においては、
上位、下位を各々２ビツトに分は前記第２基準電圧をＶ
ｒｅｆ／４に設定している。

又、前記第１及び第２エンフーダ（２０）及び（３０）
は、第１比較回路群（１７）及び第２比較回路群（２８
）から得られる３ビツトのデジタル信号を２ビツトのデ
ジタル信号に変換するもので、例えば第４図に示す如く
、比較回路群からの３ビツトのデジタル信号は、エンコ
ーダによりエンコードされて２ビツトのデジタル信号と
なる。又、前記選択回路（３２）は、第１レジスタ（２
１）からの２ビツトの制御信号に応じて第１乃至第４ス
イツチ（２４ａ）乃至（２４ｄ）を切換える為の４ビツ
トのデジタル信号（Ａ乃至Ｄ）を発生する０例えば、第
５図に示す如く、２ビツトの第１レジスタ（２１）の出
力に応じて選択回路（３２）は４ビツトのデジタル信号
を発生する。

次に、Ａ／Ｄ変換動作について説明する。入力端子（１
８）からの入力アナログ信号Ｖｉａは、第１乃至第３比
較回路（１９ａ）乃至（１９ｃ）に印加され、第１抵抗
群（１４）から発生する３つの第１基準電圧（Ｖ＋、Ｖ
ｚ、Ｖｓ）と比較される。その際、入力アナログ信号Ｖ
ｉｍのレベルに応じて第１乃至第３比較回路（１９ａ）
乃至（１９ｃ）の出力端にｒ　Ｈ、又はｒＬ」の出力信
号が発生し、第１エンコーダ（２０）でエンフードされ
る為、前記第１エンコーダ（２０）の出力端に２ビツト
のデジタル信号が発生する。前記第１エンコーダ（２０
）の出力デジタル信号は、第１レジスタ（２１）に格納
され、第１及び第２出力端子（３３）及び（３４〉に上
位２ビツトのデジタル信号が発生するとともに、選択回
路（３２〉に制御信号が印加きれる。

前記制御信号（０，０）、（０，１）、（１゜０）、（
１，１）に応じて、前記選択回路（３２）は、第１乃至
第４スイツチ（２４ａ）乃至（２４ｄ）の１つを選択す
る信号Ａ、Ｂ、Ｃ，Ｄを発生ずる。その為、前記第１乃
至第４スイツチ（２４ａ）乃至（２４ｄ）の内、選択さ
れたスイッチが閉成し、対応する第１基準電圧が減算回
路（２２）に印加され入力アナログ信号と減算される。

減算回路（２２）の出力電圧Δ■は、第４乃至第６比較
回路（２９ａ）乃至（２９ｃ　）に印加され、第２抵抗
群（２５）から発生する３つの第２基準電圧（Ｖ４　、
　Ｖｓ　、　ｖａ　）と比較きれる。その際、前記出力
電圧ΔＶのレベルに応じて第４乃至第６比較回路（２９
ａ）乃至（２９ｃ）の出力端にｒ　Ｈ」又は「Ｌ」の出
力信号が発生し、第２エンコーダ（３０）でエンコード
される為、前記第２エンコーダ（３０）の出力端に２ビ
ツトのデジタル信号が発生する。

前記第２エンコーダ（３０）の出力デジタル信号は、第
２レジスタ（３１）に格納され、第３及び第４出力端子
（３５）及び（３６）に下位２ビツトのデジタル信号が
発生する。

いま、入力信号Ｖｌａとして、Ｖ、＜Ｖ、、＜Ｖ、のレ
ベルを有するアナログ入力信号が印加されたとすれば、
上位２ビツトの変換動作により、まず第１レジスタ（２
１）に（０，１）のデジタル信号が格納される。そして
、第１レジスタ（２１）から選択回路（３２）に制御信
号が印加され、前記選択回路（３２）から第２スイツチ
（２４ｂ）のみをオンさせる為の信号Ｂが発生する。第
２スイツチ（２４ｂ）がオンすると、前記入力信号Ｖｉ
ｍと第１基準電圧Ｖ、との減算が行なわれ、その減算出
力ΔＶ（＝Ｖ、、−Ｖｌ　）に応じて下位２ビツトの変
換動作が行なわれる。前記減算出力Δ■がｖ、〈ΔＶ＜
Ｖ＊のレベルを有するとすると、第２レジスタ（３１）
に（１，０）のデジタル信号が格納される。従って、第
１乃至第４出力端子（３３）乃至（３６）にはアナログ
入力信号レベルに応じた４ビツトのデジタル信号（０、
１、１、Ｏ）が発生する。

第１図から明らかな如く、本発明に依れば上位ビットを
決定してからその結果に基づき下位ビ・ントを決定して
いるので、上位ビットと下位ビットとが等しい場合、上
位・下位ビットをそれぞれ決定するＡ／Ｄ変換回路のビ
ット数をににすることが出来る。その為、ＮビットのＡ
／Ｄ変換回路を第１図の如く構成すれば、抵抗数は２　
×２　Ｎ　／＊個、比較回路の数は２Ｘ（２””−１）
個となり、従来のそれに比べ大幅に少なくすることが出
来る。これは、高次ビットのデジタル信号を得る場合は
ど、その効果が大となり、例えば１６ビツトの場合は 第１図　第２図　　第３図 抵抗の数　　　５１２　　６５．５３６　　６５．５３
６比較回路の数　５１０　　６５．５３５　　　　５１
０となる。

尚、第１図の実施例においては、上位ビットと下位ビッ
トのビット数が等しい場合について説明したが、これは
必らずしも等しくする必要は無い、又、実施例において
は、第１基準電源端子（１５）に加える基準電圧を正極
性（＋Ｖｒｅｆ）とした為、減算回路（２２〉を用いた
が、基準電圧の極性によっては減算回路（２２）は加算
回路として動作する場合がある。しかしながら、これは
実質的に減算動作である。

（ト）発明の効果 以上述べた如く、本発明に依れば、高速用のＡ／Ｄ変換
回路を簡単な構成で提供出来る。特に本発明においては
、上位ビットを決定してからその結果に応じて基準電圧
を選択し、該基準電圧と入力信号との減算を行ない、そ
の減算結果から下位ビットを得るようにしているので、
それぞれのＡ／ｐ変換を行なう回路の処理するビット数
をトータルのビット数のに程度にすることが出来る。そ
の為、抵抗及び比較回路の個数を大幅に削減することが
出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は、従来のＡ／Ｄ変換回路を示す回路図、第４図
及び第５図は、第１図のＡ／Ｄ変換回路から得られる出
力デジタル信号を示す図である。 （１４）・・・第１抵抗群、　（１５）・・・第１基準
寛源端子、　（１７）・・・第１比較回路群、　（２０
）・・・第１エンコーダ、　　（２１）・・・第１レジ
スタ、（２２）・・・減算回路、　（２３）・・・スイ
ッチ群、　（２５）・・・第２抵抗群、（２６）・・・
第２基準電源端子、　（２８）・・・第２比較回路群、
　（３０）・・・第２エンコーダ、（３１）・・・第２
レジスタ、　（３２）・・・選択回路。

Claims (4)

【特許請求の範囲】
1. （１）アナログ入力信号のレベルに対応する上位ビット
   のデジタル信号を発生する第１のＡ／Ｄ変換器と、該Ａ
   ／Ｄ変換器の出力信号に応じて複数の基準電圧の内の１
   つを選択的に発生する基準電圧発生回路と、該基準電圧
   発生回路の出力基準電圧と前記アナログ入力信号との演
   算を行なう演算回路と、該演算回路の出力信号が印加さ
   れ、前記アナログ入力信号のレベルに対応する下位ビッ
   トのデジタル信号を発生する第２のＡ／Ｄ変換器とから
   成ることを特徴とするＡ／Ｄ変換回路。
2. （２）第１基準電源とアースとの間に直列接続された複
   数の抵抗から成る第１抵抗群と、該第１抵抗群の複数の
   抵抗の接続点に得られる第１基準電圧とアナログ入力信
   号とを比較する複数の比較回路から成る上位ビット用の
   第１比較回路群と、前記第１抵抗群において発生する第
   １基準電圧と前記アナログ入力信号との減算を行なう減
   算回路と、前記第１抵抗群の複数の抵抗の接続点に得ら
   れる第１基準電圧をそれぞれ前記減算回路に印加するス
   イッチ群と、第２基準電源とアースとの間に直列接続さ
   れた複数の抵抗から成る第２抵抗群と、該第２抵抗群の
   複数の抵抗の接続点に得られる第２基準電圧と前記減算
   回路の出力信号とを比較する複数の比較回路から成る下
   位ビット用の第２比較回路群と、前記第１及び第２比較
   回路群の出力信号をそれぞれエンコードする第１及び第
   ２エンコーダと、該第１及び第２エンコーダの出力信号
   をそれぞれ格納する第１及び第２レジスタと、該第１レ
   ジスタの出力信号に応じて前記スイッチ群の１つを選択
   駆動する選択回路とから成り、前記第１レジスタの出力
   端に上位ビットのデジタル信号を、前記第２レジスタの
   出力端に下位ビットのデジタル信号を発生する様にした
   ことを特徴とするＡ／Ｄ変換回路。
3. （３）前記第１基準電源の第１基準電圧をＶｒｅｆとし
   、前記第２基準電源の第２基準電圧をＶｒｅｆ／Ｎ（Ｎ
   ＝２＾ｎ、ｎは上位ビットのビット数）としたことを特
   徴とする請求項第２項記載のＡ／Ｄ変換回路。
4. （４）前記第１レジスタの出力端に発生する上位ビット
   のデジタル信号のビット数と、前記第２レジスタの出力
   端に発生する下位ビットのデジタル信号のビット数とを
   等しくしたことを特徴とする請求項第２項記載のＡ／Ｄ
   変換回路。