JPH02264436A - 縦型ｐｎｐバイポーラ接合トランジスタを含む半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型ＰＮＰバイポーラ接合トランジスタを
含む半導体装置の製造方法に関する。

〔従来の技術〕

従来、縦型ＰＮＰバイポーラ接合トランジスタに関して
は種々の提案がなされている。第７図は、従来技術によ
る縦型ＰＮＰバイポーラ接合トランジスタの構成例を示
す断面図である。この構成のものは次のようにして形成
される。すなわちＰ基板１０１にＮ０埋込Ｎ１０２とア
イソレーション用のＰ＋埋込層１０４を形成し、更にＮ
゛埋込層１０２上にＰ４埋込層１０３を形成する。次い
でＮ−エピタキシャル層１０５を積層する。次にアイソ
レーション領域にＰ゛拡散層１０６を、コレクタ引出用
にＰ。

拡散層１０７を形成したのちＰ　４４拡散層１０８を形
成する。そして上記Ｐ〜拡散層１０Ｂ　、　Ｎ−エピタ
キシャル層１０５　、　　Ｐ”埋込層１０３を、それぞ
れエミッタ、ベース、コレクタとして縦型ＰＮＰバイポ
ーラ接合トランジスタを構成するものである。なお１０
９はフィールド酸化膜である。

このように構成した縦型ＰＮＰバイポーラ接合トランジ
スタは、第９図に示すような不純物プロファイルをもつ
もので、特開昭５７−１５７５６７号、特開昭４９−３
６２９１号、特開昭４９−５２９８７号等において開示
されている。

第８図は、従来の縦型ＰＮＰバイポーラ接合トランジス
タの他の構成例を示す断面図である。この構成例は、Ｐ
゛埋込層１０３上にＰ００拡散１０７を形成したのち、
このＰ＋拡散層Ｉ０７にＮ゛拡散層１１０を形成してベ
ースとし、更にこのＮ′″拡散層１１０にエミッタ用の
Ｐ′″′″拡散層１０８を形成するものである。そして
Ｐ゛拡散層１０７とＰ３埋込層１０３をコレクタとして
縦型ＰＮＰバイポーラ接合トランジスタを構成するもの
である。

このように構成した縦型ＰＮＰバイポーラ接合トランジ
スタは、第１θ図に示すような不純物プロファイルをも
つもので、特開昭６１−２４４０６６号、特開昭５８−
２１２１５６号、特願昭６３−２５７０１６号等におい
て提案されているものである。

更に従来の縦型ＰＮＰバイポーラ接合トランジスタとし
ては、イオン注入層とエピタキシャル層でベース層を構
成し、第１１図に示すような不純物プロファイルをもつ
ものが、特開昭５９−２１１２７０号に開示されている
。

〔発明が解決しようとする課題〕

ところが、上記第９図に示すような不純物プロファイル
をもつ第７図に示した構成の縦型ＰＮＰバイポーラ接合
トランジスタでは、ベースがＮ−エピタキシャル層１０
５で形成されているため、濃度勾配がなくベース幅を薄
くできないため、利得帯域幅ｆ、は、大きくても５００
ＭＨｚ程度であり、あまり高速でないという欠点がある
。

また上記第１０図に示すような不純物プロファイルをも
つ第８図に示した構成の縦型ＰＮＰバイポーラ接合トラ
ンジスタでは、ベースをＮ＋拡散層１１０で形成してい
るため濃度勾配があり、ベース幅を薄くすることができ
るため、利得帯域幅ｆＴがＩＧＨｚ以上の高速のものが
得られる。

しかしこの構成のものにおいては、Ｐ＋拡散層１０６と
Ｐ＋埋込層１０４を互いに到達させアイソレーションを
構成しているため、比較的高温、長時間の熱工程が必要
であり、この熱工程によりＰ＋埋込層１０３が迫り出す
、しかもコレクタを構成するＰ＋拡散層１０７は、カー
ク（Ｋｉｒｋ）効果を抑制するため比較的高濃度（８Ｅ
１５〜５Ｅ１６ＣＩ−”）にする必要があり、ベース−
コレクタ間であまり空乏層が広がらず、ＢＶｃ＊ｏ耐圧
、ＢＶ、、。耐圧が小さくなる傾向がある。更に上記の
ようにコレクタを構成するＰ“拡散層１０７が比較的高
濃度であるため、ベース領域に空乏層が広がり易く、ア
ーリ（１！ａｒｌｙ）電圧を大きくすることができない
。一般に電流増幅率ｈＦ！とアーリ電圧■、の積は一定
となり、この構成の縦型ＰＮＰバイポーラ接合トランジ
スタでは、ｈｒｉ・■、は約４００程度が限界である。

また第１１図に示すような不純物プロファイルをもつ従
来の縦型ＰＮＰバイポーラ接合トランジスタでは、１μ
ｍ程度の厚いエピタキシャル層でベースを形成している
ため、このエピタキシャル層の膜厚２濃度によりｈｙｘ
が変動すると共に、利得帯域幅ｆ、は横型ＰＮＰバイポ
ーラ接合トランジスタと同程度であり、５０ＭＨｚ以上
向上させることができない。またコレクタの不純物濃度
が１　ｏｌ　？　ｃｍ　−３程度であって、コレクタ抵
抗が大きいため、ＶＣＥ（Ｓａ　ｔ）が大きくなると同
時に、ベース、コレクタ。

埋込層、基板で構成されるＮＰＮＰサイリスタがオンし
易くなる。

このコレクタの不純物濃度を１０”ｃｍ−’以上にする
ためには、コレクタを形成するためのイオン注入のドー
ズ量は、２Ｅ１５ｃｍ−”以上必要である。これはＮ゛
層中のイオン注入であり、Ｎ９層中のＰ型不純物の拡散
係数は小さくなるという問題があるためである。しかし
、このイオン注入のドーズ量が７２１４ｃｍ−”以上に
なると、エピタキシャル層に欠陥が生じ、リークの原因
となるためコレクタの抵抗を小さくすることができない
という問題点がある。

本発明は、従来の縦型ＰＮＰバイポーラ接合トランジス
タにおける上記問題点を解決するためになされたもので
、耐圧及びアーり電圧が共に大きく、且つ利得帯域幅ｆ
、がＩＧＨｚ以上の高性能の縦型ＰＮＰバイポーラ接合
トランジスタを含む半導体装置の製造方法を提供するこ
とを目的とするものである。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、第１導電形の半導体基板の少な
くとも１つの領域に第２導電形の第１半導体層を設け前
記半導体基板上に第２導電形の第１エビクキシヤル層を
設ける工程と、次いで前記第１半導体層上の少なくとも
１つの領域に第１導電形の第２半導体層と前記第１半導
体層以外の領域に第１導電形の第３半導体層を形成し、
前記第１エピタキシャル層上に第２導電形の第２エピタ
キシャル層を設ける工程と、次いで前記第２半導体層上
の少なくとも１つの領域に第１導電形の第４半導体層を
形成し、前記第３半導体層上に第１導電形の第５半導体
層を形成し、且つ該第５半導体層上の少なくとも１つの
領域に第１導電形の第６半導体層を形成したのち該第６
半導体層上に選択的に絶縁膜を形成する工程と、次いで
前記第２半導体層上の第２エピタキシャル層に第２導電
形の第７半導体層を形成し、該第７半導体層上の少なく
とも１つの領域に第２導電形の第８半導体層を形成し、
前記第７半導体層上の前記第８半導体層以外の少なくと
も１つの領域と前記第４半導体層の少なくとも１つの領
域に第１導電形の第９半導体層を形成する工程とからな
り、前記第９半導体層をエミッタ、前記第７半導体層及
び第２エピタキシャル層をベース、第２半導体層をコレ
クタとする縦型ＰＮＰバイポーラ接合トランジスタを形
成して半導体装置を製造するものである。

このようにして縦型ＰＮＰバイポーラ接合トランジスタ
を製造することにより、コレクタを構成する第２半導体
層は第１エピタキシャル層に形成されるため、第４半導
体層に到達させるための熱工程は短（でき、したがって
第２半導体層の迫り出しが少なくなってＢＶｃｍ。耐圧
及びＢｖｃｔ。耐圧の低下が抑制される。第２半導体層
は第１エピタキシャル層に形成されるためドーズ量が少
な（ても高濃度が得られ、Ｖｃｔ（Ｓａｔ）が小さく、
寄生サイリスタがオンし難くなる。しかも第２半導体層
はドーズ量が少なくてよいので、欠陥のない第２エピタ
キシャル層を積層することができる。

またベース領域を構成する第７半導体層のガンメル数を
、同じくベース領域を構成する第２エビクキシヤル層の
ガンメル数より大幅に大にスルコとができるため、通常
の動作では第２エピタキシャル層は空乏化され、第７半
導体層のみがイントリンシックなベース層として動作す
ることになり、エピタキシャル層の膜厚や濃度による電
流増幅率ｈＦｔの変動がなく、安定したｈＷ、が得られ
る。また動作時には第２エピタキシャル層が空乏化され
るので、利得帯域幅は薄い幅の第７半導体層だけで決定
され、ＩＧＨｚ以上のものが得られる。

〔実施例〕

以下実施例について説明する。第１図へ〜■）は、本発
明に係る縦型ＰＮＰバイポーラ接合トランジスタを含む
半導体装置の製造方法の第１実施例を示す製造工程図で
ある。まず第１図式に示すように、Ｐ型シリコン基板１
上に周知の方法を用いて選択的にｓｂを拡散しＮ＋埋込
層２を形成し、次いでＰを不純物として１層目の第１エ
ピタキシヤルＮ３を濃度０．５〜．．３　Ｅ　１６ｃｍ
１−”、膜厚１．　Ｏ〜２．０　ａｍで成長させる。

次いで第１図ＣＢ）に示すように、フォトリソグラフィ
ー技術によりトランジスタ領域にボ゛ロンを加速電圧３
０〜６０Ｋｅ　Ｖ　、　　ドーズ量０．６〜５．０　Ｅ
　１４ｃｍ−”でイオン注入を行い、Ｐ０埋込層４を形
成する。

次にアイソレーション領域にボロンを加速電圧３０〜６
０ＫｅＶ、　　ドーズ量２．０〜１０．０Ｅ１３ｃｍ＋
−”でイオン注入を行い、Ｐ゛埋込層５を形成する。こ
の際、Ｐ′″埋込層４とＰ１埋込層５は、同一の工程で
イオン注入により形成してもよい。その後、２層目の第
２エピタキシャル層６を、Ｐを不純物として濃度３Ｅ１
５〜２Ｅ１６ｃｍ−’、膜厚１．５〜３．５で成長させ
て積層する。

次に第１図（０に示すように、フォトリソグラフィー技
術により、コレクタ引出用にボロンを加速電圧１００＝
１８０ＫｅＶ　、　　ドーズ量５．０８１２〜５．０　
Ｅ１３Ｃ！ｌ−”でイオン注入を行い、またアイソレー
ション領域にボロンを加速電圧１００〜１８０にｅＶ、
　　ドーズ量５、　ＯＢ１２〜５．０２１３ｃｍ−”で
イオン注入を行ったのち、１０５０″Ｃ，４８０〜１２
００分の熱拡散を行ッテＰ　”拡散層８とＰ＋拡散層７
とを形成する。この際上記熱工程により、Ｐ１拡散層８
とＰ１埋込層４゜Ｐ゛拡散層７とＰ゛埋込層５は、互い
に到達するようにする。なおＰ３拡散層８とＰ０拡散層
７を形成するためのイオン注入は、同一の工程で行って
もよい。

次いでフィールドチャネルストッパー用にボロンを加速
電圧５０〜９０Ｋｅ　Ｖ　、　　ドーズ量１．０〜５．
　ＯＢ１３ｃｍ−”でイオン注入を行いＰ＋拡散層９を
形成したのち、選択酸化法によりフィールド酸化膜１ｏ
を形成する。

その後、第１図の）に示すように、フォトリソグラフィ
ー技術によりＰを加速電圧１００〜１８０ＫｅＶ。

ドーズ量０．５〜２　Ｂ１４ｃｍ−”ｉ”イオン注入し
、９００〜１０００℃、１０〜６０分のアニールを行い
、ベース層となるＮ＋拡散層１１を形成する。次にエミ
ッタ領域と・コレクタコンタクト領域に、ＢＦｔを４０
〜８０ＫｅＶ、　　ドーズ量１．０〜５．０　Ｂ１５ｃ
ｍ−”でイオン注入を行い、続いてベースコンタクト領
域にＡｓヲｔｏ。

〜１８０ＫｅＶ　、　　ドーズ量３〜８　Ｅ１５Ｃ！Ｉ
−”でイオン注入を行ったのち、９００〜１０００°Ｃ
，２０〜５０分ノアニールを行うことによりＰ″＋拡散
層１２とＮり拡散層１３を形成する。

これによりＰ″″拡散層１２をエミッタ、Ｎ“拡散層１
１と第２Ｎ−エピタキシャル層６をベース　ｐ　４拡散
層４をコレクタとする縦型ＰＮＰバイポーラ接合トラン
ジスタが得られ、第２図に示すような不純物プロファイ
ルが得られる。

上記第１図（０に示す工程において、Ｐ９９拡散７とＰ
″″埋込層５、及びＰ゛拡散層８とＰ＋埋込層４は、上
記のように熱工程により互いに到達させる必要があるが
、Ｐ９埋込層４及びＰ”埋込層５は第１Ｎ−エピタキシ
ャル層３上に形成しているため、熱工程は短くなり、Ｐ
０埋込層４の迫り出しによるＢＶｅｌＯ耐圧及びＢＶｃ
ｔ。耐圧の低下が抑制され、１２Ｖ以上の耐圧が得られ
る。

またＰ０埋込層４を形成するためのイオン注入は、Ｎ′
″埋込層２上ではなく第１Ｎ−工、ピタキシャル層３上
に行っているため、イオン注入のドーズ量が５Ｅ１４ｃ
ｍｍ−”以下であっても拡散係数は小さくならず、コレ
クタとなるＰ＋埋込層４の濃度は１０”ｃｍ１−’以上
となり、シート抵抗が１０００Ω／口以下にすることが
できる。したがってＶｃｔ（Ｓａｔ）が小さく、寄生サ
イリスタがＯＮＬ難くなると同時に、Ｐ０埋込層４のイ
オン注入のドーズ量が少なくなるため欠陥のない第２エ
ピタキシヤル１１６を積層することができる。

第３図及び第４図は、第９図に示した従来の縦型ＰＮＰ
バイポーラ接合トランジスタと本発明により形成された
縦型ＰＮＰバイポーラ接合トランジスタにおける不純物
プロファイルの電子のふるまいについてシミュレーショ
ンした結果を示している。第３図かられかるように、Ｖ
ｃｔ”　　ＩＶでは、殆どのベース領域に空乏層が広が
っており、実際のベース幅は小さくなっている。このた
めｖｃＥ＝−５Ｖのときのベース領域に広がる空乏層の
増加分とベース幅の比が小さく、アーリ効果が顕著に現
れ、アーリ電圧ｖＡは小さな値となる。更に空乏層全体
の幅は小さく、ＢＶｃｍｏ耐圧、ＢＶｃｔ。

耐圧は小さな値となる。

これに対して、第４図に示すベース領域をＮ４拡散層と
Ｎ−エピタキシャル層とで構成する本発明における不純
物プロファイルでは、Ｖｃｉ＝　　１■で、Ｎ−エピタ
キシャル領域の殆どが空乏層になっているが、イントリ
ンシックなベース領域（Ｎ９拡散層１１）まで、空乏層
はあまり広がっておらず、実際のベース幅は、第３図に
示す従来例に比べて大きい、このためＶｃｔ”　　５Ｖ
のときのベース領域に広がる空乏層の増加分とベース幅
の比は大きくなり、アーリ効果は抑制され、アーリ電圧
ｖＡは向上する。じかも空乏層全体の幅も大きくなり、
ＢＶｃ’ｍｏ耐圧＋　１３ｖｃｔｏ耐圧は向上する。

また上記実施例において、ベース層を構成しているＮ３
拡散層１１と第２Ｎ−エピタキシャル層６において、Ｎ
゛拡散層１１は加速電圧１００〜１８０ＫｅＶ　。

ドーズ量０．５〜２　Ｅ　１４ａａ−”でイオン注入し
、９００〜１０００°ｃｍ１０〜６０分のアニールによ
り形成しており、第２Ｎ−エピタキシャル層６は不純物
濃度０．３〜２．　ＯＥ　１６ａａ−’、膜厚１．５〜
３．５μｍで積層しているため、Ｎ°拡散層１１のガン
メル数は、第２Ｎ−エピタキシャル層６のガンメル数の
１０倍以上となり、通常の動作では第２Ｎ″エピタキシ
ヤル層６は空乏化され、Ｎ＋拡散層１１だけがインドリ
ンジッタなベース層として動作することになるため、エ
ピタキシャル層の膜厚、濃度による電流増幅率ｈｙｔの
変動がなく、安定したｈｒｚを得ることができる。また
利得帯域幅ｆアは、０．２〜０．４μｍ程度の薄い幅を
もつＮ゛拡散層１１だけで決定されるため、ＩＧＨｚ以
上になる。そして上記のようにアーリ電圧が向上するた
め、アーリ電圧と電流増幅率の積ｈｒｔ’ｖａは７５０
〜１０００となり、しかも第２Ｎ−エピタキシャル層６
の空乏化によりＢＶＣＩＩＯ耐圧やＢｖ４゜耐圧は１２
Ｖ以上のものが得られる。

第５図は、本発明の第２実施例を示す断面図で、この実
施例は、縦型ＰＮＰバイポーラ接合トランジスタ（縦型
ＰＮＰＢＪＴ）を縦型ＮＰＮバイポーラ接合トランジス
タ（縦型ＮＰＮＢＪＴ）と共に同一基板上に形成するも
のである。この実施例における製造工程は、第１図へ〜
の）に示した第１実施例とほぼ同様であるが、縦型ＮＰ
Ｎバイポーラ接合トランジスタを構成するための、コレ
クタ引出用のＮ゛拡散層１４と、ベース層となるＰ′−
拡散層１５及びエミッタとなるＮ−１拡散層１６は別に
形成する。

すなわち、コレクタ引出用拡散層１４は、第１実施例の
第１図（ｃｍに示した工程において、縦型ＰＮＰバイポ
ーラ接合トランジスタのコレクタ引出用のＰ９拡散層８
．アイソレーション領域のＰ３拡散層７を形成するため
のイオン注入を行ったのち、フォトリソグラフィー技術
によりＰを１００〜１８０Ｋｅ　Ｖ　。

ドーズ量３〜７Ｅ１４ｃ＋ａ−”でイオン注入を行い、
第１実施例におけるＰ゛拡散層７，８の形成工程時と同
様の熱工程（１０５０°Ｃ，４８０〜１２００分）を行
うことにより形成する。

またベース層となるＰ′″拡散層１５は、第１実施例の
第１図の）に示した工程において、縦型ＰＮＰバイポー
ラ接合トランジスタのベース層となるＮ゛拡散層１１を
形成するためのイオン注入を行ったのち、ボロンを３５
〜８０Ｋｅ　Ｖ　、　　ドーズ量５Ｅ１３〜３Ｅ１４ｃ
ｌ”でイオン注入を行い、第１実施例のＰ゛拡散層１２
及びＮ゛拡散層１３の形成工程時と同様に、９００〜１
０００℃、１０〜６０分のアニールにより形成する。

エミッタとなるＮ”拡散層１６は、ポリシリコンエミッ
タ技術及びウォシュドエミッタ　（ｗａｓｈｅｄｅａ＋
１ｔｔｅｒ　）技術により形成してもよく、縦型ＰＮＰ
バイポーラ接合トランジスタのベースコンタクト用のＮ
　＋　＋拡散Ｆｉ１３で形成してもよい。

また縦型ＮＰＮバイポーラ接合トランジスタのベースコ
ンタクト用のＰ４″拡散層１２は、縦型ＰＮＰバイポー
ラ接合トランジスタのエミッタであるＰ′″４拡散層１
２で形成し、縦型ＮＰＮバイポーラ接合トランジスタの
コレクタコンタクト用のＮ←拡散層１３は、縦型ＰＮＰ
バイポーラ接合トランジスタのベースコンタクト用のＮ
”拡散層１３で形成する。

第６図は、本発明の第３実施例を示す断面図で、この実
施例は縦型ＰＮＰバイポーラ接合トランジスタを縦型Ｎ
ＰＮバイポーラ接合トランジスタとＣＭＯ３）ランジス
タと共に同一基板上に形成するものである。この実施例
の製造工程は、第５図に示した第２実施例の製造工程に
、ＣＭＯＳトランジスタを構成するためのＮ゛拡散層１
７とゲート酸化膜１９とポリシリコンゲート１８を形成
する工程が追加されるものである。

ＰＭＯ３）ランジスタ領域のＮ＋拡散層１７は、第１実
施例の第１図（Ｃ）に示した工程において、縦型ＰＮＰ
バイポーラ接合トランジスタのコレクタ引出用のＰ＋拡
散層８．アイソレーション領域のＰ゛拡散層７を形成す
るため、及び縦型ＮＰＮバイポーラ接合トランジスタの
コレクタ引出用のＮ″″拡散層１４を形成するためのイ
オン注入を行ったのち、フォトリソグラフィー技術によ
りＰを８０〜１５０ＫｅＶ、　　ドーズ量２〜８　Ｂ１
２ｃｍ−”でイオン注入し、１０５０°Ｃ，４８０〜１
２００分の熱工程を行うことにより形成する。ＮＭＯ３
）ランジスタ領域のＰ１拡散層７は、第１実施例におけ
るアイソレーション領域のＰ＋拡散層７と同一の工程で
イオン注入を行って形成する。

ゲート酸化膜１９及びポリシリコンゲート１８は、第１
実施例の第１図■）に示す工程において、縦型ＰＮＰバ
イポーラ接合トランジスタのベース層１１と、縦型ＮＰ
Ｎバイポーラ接合トランジスタのベース層１５を形成し
た後、９００〜１０００°Ｃで１０〜６０分間酸化する
ことにより、２００，４００人のゲート酸化膜１９を形
成する。この酸化工程とベース層のアニール工程とを兼
ねてもよい。次にポリシリコンを２０００〜５０００人
積層し、フォトリソグラフィーとドライエツチング技術
によりポリシリコンゲート１８を形成する。なおこのゲ
ート酸化膜１９とポリシリコンゲート１８を形成する工
程をベース層形成前、すなわち第１図（Ｃ）に示した工
程におけるフィールド酸化後に行ってもよい。この場合
、ベース層のアニールはゲート酸化膜を形成するための
熱工程とは別に行うことになる。

またＰＭＯ３）ランジスタのソースとドレインを構成す
るＰ゛拡散層１２は、縦型ＰＮＰバイポーラ接合トラン
ジスタのエミッタとなるＰ〜拡散層１２と同一の工程で
形成し、ＮＭＯ３）ランジスタのソースとドレインを構
成するＮ〜拡散層１３は、縦型ＰＮＰバイポーラ接合ト
ランジスタのベースコンタクト用のＮ″＋拡散層１３と
同一の工程で形成される。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明の製造方
法によれば、ベース領域をＮ＋拡散層と第２エピタキシ
ャル層で形成するようにしているためＢＶｅｍ。耐圧＊
　Ｂ　Ｖ　ＣＩＯ耐圧及びアーリ電圧が大きく、且つ第
２エピタキシャル層の空乏化によって得られる利得帯域
幅ｒＴがＩＧＨｚ以上の高性能な縦型ＰＮＰバイポーラ
接合トランジスタを有する半導体装置を容易に得ること
ができる。

【図面の簡単な説明】

第１図へ〜■）は、本発明に係る半導体装置の製造方法
の第１実施例を説明するための製造工程図、第２図は、
第１実施例で得られた縦型ＰＮＰバイポーラ接合トラン
ジスタの不純物プロファイルを示す図、第３図は、従来
の縦型ＰＮＰバイポーラ接合トランジスタにおける不純
物プロファイルの電子のふるまいのシミュレーション結
果を示す図、第４図は、本発明による縦型ＰＮＰバイポ
ーラ接合トランジスタにおける不純物プロファイルの電
子のふるまいのシミュレーション結果を示す図、第５図
は、本発明の第２実施例の最終工程を示す断面図、第６
図は、本発明の第３実施例の最終工程を示す断面図、第
７図及び第８図は、従来の縦型ＰＮＰバイポーラ接合ト
ランジスタの構成例を示す断面図、第９図及び第１０図
は、第７図及び第８図に示した従来の構成例における不
純物プロファイルを示す図、第１１図は、従来の縦型Ｐ
ＮＰバイポーラ接合トランジスタの他の構成例の不純物
プロファイルを示す図である。 図において、１はシリコン基板、２はＮ９埋込層、３は
Ｎ−第１エピタキシャル層、４．５はＰ′″埋込層、６
はＮ−第２エピタキシャル層、７，８゜９はＰ＋拡散層
、１０はフィールド酸化膜、１１はＮ。 拡散層、１２はｐ　４４拡散層、１３はＮ＋゛拡散層を
示す。 特許出願人　オリンパス光学工業株式会社第２図 深さ方向（）１ｍ） 第４図 深さ方向（、ｐｍ） 第７図 第８図 第９図 エミッタ 深さ方向 第１０図 エミッタ 深さ方向

Claims (1)

1. 【特許請求の範囲】 １、第１導電形の半導体基板の少なくとも１つの領域に
   第２導電形の第１半導体層を設け前記半導体基板上に第
   ２導電形の第１エピタキシャル層を設ける工程と、次い
   で前記第１半導体層上の少なくとも１つの領域に第１導
   電形の第２半導体層と前記第１半導体層以外の領域に第
   １導電形の第３半導体層を形成し、前記第１エピタキシ
   ャル層上に第２導電形の第２エピタキシャル層を設ける
   工程と、次いで前記第２半導体層上の少なくとも１つの
   領域に第１導電形の第４半導体層を形成し、前記第３半
   導体層上に第１導電形の第５半導体層を形成し、且つ該
   第５半導体層上の少なくとも１つの領域に第１導電形の
   第６半導体層を形成したのち該第６半導体層上に選択的
   に絶縁膜を形成する工程と、次いで前記第２半導体層上
   の第２エピタキシャル層に第２導電形の第７半導体層を
   形成し、該第７半導体層上の少なくとも１つの領域に第
   ２導電形の第８半導体層を形成し、前記第７半導体層上
   の前記第８半導体層以外の少なくとも１つの領域と前記
   第４半導体層の少なくとも１つの領域に第１導電形の第
   ９半導体層を形成する工程とからなり、前記第９半導体
   層をエミッタ、前記第７半導体層及び第２エピタキシャ
   ル層をベース、第２半導体層をコレクタとする縦型ＰＮ
   Ｐバイポーラ接合トランジスタを含む半導体装置の製造
   方法。 ２、前記第２及び第３半導体層は、同一の工程で形成す
   ることを特徴とする請求項１記載の縦型ＰＮＰバイポー
   ラ接合トランジスタを含む半導体装置の製造方法。 ３、前記第４及び第５半導体層は、同一の工程で形成す
   ることを特徴とする請求項１又は２記載の縦型ＰＮＰバ
   イポーラ接合トランジスタを含む半導体装置の製造方法
   。 ４、前記第１エピタキシャル層は、０．５〜３Ｅ１６ｃ
   ｍ＾−＾３の不純物を有し１．０〜２．０μｍの膜厚に
   形成され、前記第２エピタキシャル層は、０．３〜２Ｅ
   １６ｃｍ＾−＾３の不純物を有し１．５〜３．５μｍの
   膜厚に形成されることを特徴とする請求項１〜３のいず
   れかに記載の縦型ＰＮＰバイポーラ接合トランジスタを
   含む半導体装置の製造方法。 ５、前記第２半導体層は、加速電圧３０〜６０ＫｅＶ、
   ドーズ量０．６〜５．０Ｅ１４ｃｍ＾−＾２でイオン注
   入して形成することを特徴とする請求項１〜４のいずれ
   かに記載の縦型ＰＮＰバイポーラ接合トランジスタを含
   む半導体装置の製造方法。 ６、前記第７半導体層は、加速電圧１００〜１８０Ｋｅ
   Ｖドーズ量０．５〜２Ｅ１４ｃｍ＾−＾２でイオン注入
   し、９００〜１０００℃、１０〜６０分のアニールをし
   て形成することを特徴とする請求項１〜５のいずれかに
   記載の縦型ＰＮＰバイポーラ接合トランジスタを含む半
   導体装置の製造方法。 ７、前記縦型ＰＮＰバイポーラ接合トランジスタを縦型
   ＮＰＮバイポーラ接合トランジスタと共に同一基板上に
   形成することを特徴とする請求項１〜６のいずれかに記
   載の縦型ＰＮＰバイポーラ接合トランジスタを含む半導
   体装置の製造方法。 ８、前記縦型ＰＮＰバイポーラ接合トランジスタを縦型
   ＮＰＮバイポーラ接合トランジスタ及びＣＭＯＳトラン
   ジスタと共に同一基板上に形成することを特徴とする請
   求項１〜６のいずれかに記載の縦型ＰＮＰバイポーラ接
   合トランジスタを含む半導体装置の製造方法。