JPH11284178A - 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置 - Google Patents

絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置

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JPH11284178A
JPH11284178A JP10083204A JP8320498A JPH11284178A JP H11284178 A JPH11284178 A JP H11284178A JP 10083204 A JP10083204 A JP 10083204A JP 8320498 A JP8320498 A JP 8320498A JP H11284178 A JPH11284178 A JP H11284178A
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gate
semiconductor substrate
region
oxide film
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Takasumi Oyanagi
孝純 大柳
Yuuji Ajiro
優次 網代
Tokuo Watanabe
篤雄 渡辺
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】１チップ上に、高耐圧素子と低耐圧のＭＯＳト
ランジスタを混在させる場合、低耐圧の電界効果トラン
ジスタのしきい値電圧を制御しつつ、パンチスルーを防
止する。 【解決手段】低耐圧のｐチャンネルＭＯＳトランジスタ
のソース／ドレイン領域において、これら領域よりも深
くて低濃度の半導体層の最深部における間隔がゲート長
以上とする。 【効果】パンチスルーに伴う特性劣化を防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ等の絶縁ゲートトランジスタ及びその製造方法、並び
に半導体集積回路装置に関する。
【０００２】
【従来の技術】従来のｐチャンネルＭＯＳトランジスタ
においては、チャンネル領域となる半導体基板の表面近
傍にｐ型不純物がイオン注入法により導入されている。
このｐ型不純物導入は、素子のしきい値電圧を所望の値
に設定することを主な目的としている。通常、浅いｐ型
不純物層をゲート酸化膜直下に形成するため、ｐチャン
ネルＭＯＳトランジスタ形成領域の全面に渡って、ｐ型
不純物のイオン注入を行い、その後ゲート酸化膜及びゲ
ート電極を形成する。
【０００３】図２に、通常のプロセスの一例として、ｎ
型のシリコン基板を用いたｐチャンネルＭＯＳトランジ
スタの製造方法を示す。まず、図２（ａ）に示すように
公知のＭＯＳトランジスタ製造プロセスにより、ｎ型の
シリコン基板上にＬＯＣＯＳ酸化膜１０，１１を形成す
る。次に、図２(ｂ)に示すように、熱酸化膜８０を薄く
形成し、シリコン基板全面にわたって、ｐ型不純物イオ
ン（Ｂ+ またはＢＦ2+等）７０を十〜数十ｋｅＶで、１
０12〜１０14cm-2程度イオン注入し、ｐ型の不純物層９
０を形成する。次に、図２（ｃ）に示すように、図２
（ｂ）で形成した熱酸化膜８０をすべて除去したのち、
公知のＭＯＳトランジスタ作成プロセスにより、ゲート
酸化膜２０，ゲート電極３０を形成し、イオン注入法に
よりソース／ドレイン領域を形成すれば、図２（ｄ）の
ｐチャンネルＭＯＳトランジスタを得る。図２（ｅ）
に、図２（ｂ）のプロセスにおいて、ボロンイオンを加
速エネルギー６０ｋｅＶ，１×１０12cm-2のドーズ量で
イオン注入した場合のゲート酸化膜８０下におけるボロ
ンイオンの深さ方向の濃度分布を示す。
【０００４】一方、８０Ｖ程度以上の耐圧を持つ高耐圧
素子と５Ｖや３.３Ｖ，２.５Ｖ等で扱われる低耐圧のＭ
ＯＳトランジスタを１チップ上に混在する場合、高耐圧
素子のチャンネル形成の不純物層が深い接合を必要と
し、また拡散領域も正確に位置決めされなければならな
いため、ゲート酸化膜及びゲート電極を形成後、ゲート
電極に対して自己整合的に不純物層の位置決めを行った
後、高温の熱処理を長時間施す。このとき、低耐圧ＭＯ
Ｓトランジスタでは、しきい値電圧調節のための浅いｐ
型不純物層を従来のようにゲート酸化膜及びゲート電極
形成前に行うと、高耐圧素子のための高温熱処理により
浅いｐ型不純物層が拡散してしまう。図２（ｆ）には、
一例としてゲート酸化膜及びゲート電極形成前にボロン
イオンを加速エネルギー６０ｋｅＶ，１×１０12cm-2の
ドーズ量でイオン注入し、そのあと高耐圧素子のチャン
ネル層形成として１１００℃，３６０分の熱処理を施し
た場合のゲート酸化膜２０直下におけるボロンイオンの
深さ方向の濃度分布を示す。図２（ｅ）と比較すると、
ＭＯＳトランジスタのしきい値電圧を決定する表面濃度
も減少していることがわかる。その結果、ＭＯＳトラン
ジスタのしきい値電圧を制御することができない。しか
し、表面濃度をあげるために注入ドーズ量を増やせば、
このｐ型拡散層の接合深さが深くなるため、ソース領域
とドレイン領域のｐ型拡散層が結合してしまい、ＭＯＳ
トランジスタが動作しなくなってしまう。そこで、公知
技術（特開平2−10841号）のように、ゲート電極を形成
したのちに、ゲート電極およびゲート酸化膜を貫通する
ようにｐ型不純物を導入する製造方法を利用することに
より、高耐圧素子と低耐圧ｐチャンネルＭＯＳトランジ
スタを１チップ上に混在することが可能になる。
【０００５】
【発明が解決しようとする課題】上記従来技術では、高
集積化実現のため低耐圧ｐチャンネルＭＯＳトランジス
タの素子サイズが小さく、すなわちゲート長が短くなる
とソース接合及びドレイン接合の空乏層が接触し、ゲー
トにより電流を制御することができなくなるパンチスル
ーと呼ばれる現象が起こり、ｐチャンネルＭＯＳトラン
ジスタが動作しなくなるという問題がある。
【０００６】本発明は、前述した従来技術の問題点を考
慮してなされたものであり、高耐圧素子と低耐圧絶縁ゲ
ートトランジスタを同一チップ上に集積化するのに適し
た絶縁ゲートトランジスタの構造及び製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明による絶縁ゲート
トランジスタは、第１導電型の半導体基板の表面に設け
られる第２導電型のソース領域及びドレイン領域と、ソ
ース領域とドレイン領域との間に位置する半導体基板の
部分の表面上に絶縁膜を介して設けられるゲート電極と
を有する。さらに、ソース及びドレイン領域よりも不純
物濃度が低い第２導電型の半導体層が、半導体基板のゲ
ート電極の下に位置する表面と、半導体基板内において
ソース及びドレイン領域に接しかつソース及びドレイン
領域よりも深い領域に形成される。この半導体層におけ
る、ソース領域に接する部分の最深部と、ドレイン領域
に接する部分の最深部との間隔が、ゲート電極のゲート
長以上の大きさに設定される。ここで、第１導電型及び
第２導電型は、ｐ型またはｎ型であって、互いに反対導
電型である。
【０００８】本発明によれば、第２の半導体層における
ソース及びドレイン領域よりも深く形成される領域にお
いて、ソース領域に接する部分の最深部と、ドレイン領
域に接する部分の最深部との間隔が、ゲート長以上に設
定されるので、半導体基板内における空乏層の接触が起
こりにくくなり、空乏層の接触に伴う特性の劣化や動作
不能が防止される。本発明の効果は、ゲート長を小さく
して短チャンネル化する場合に顕著であり、短チャンネ
ル化に伴う特性の劣化が防止される。
【０００９】上述した絶縁ゲートトランジスタは、次の
ような製造方法により製造される。本発明によるその製
造方法は、半導体基板の表面上に、ゲート酸化膜及びゲ
ート電極を形成する第１の工程と、ゲート電極の側壁に
レジストを塗布するか絶縁物を設ける第２の工程と、ゲ
ート酸化膜，ゲート電極及びレジストまたは絶縁物をマ
スクにして、半導体基板に第２導電型の不純物を、この
不純物がゲート電極の下に位置する半導体基板表面に導
入されるようにイオン注入する第３の工程とを含んでい
る。ゲート電極の両側のゲート電極でマスクされていな
い半導体基板の領域にはそれぞれ、第２導電型の不純物
が最も深く導入されるが、ゲート電極の側壁におけるレ
ジストあるいは絶縁物に被われた半導体基板の領域にお
いては、第２導電型の不純物の導入深さが抑えられる。
このため、第２導電型のソース領域及びドレイン領域を
形成する第３の工程後において、第２の工程で形成され
た第２導電型の半導体層のソース領域に接する部分の最
深部と、ドレイン領域に接する部分の最深部との間隔
が、ソース電極のゲート長よりも大きくなる。
【００１０】本発明は、ゲート長の小さい微細な絶縁ゲ
ートトランジスタを有する半導体集積回路装置であっ
て、その製造方法に高耐圧の半導体素子が混在する場合
のように高温熱処理が含まれる半導体集積回路装置に好
適である。すなわち、ゲート電極の側壁に絶縁物を設け
ることにより、熱処理の後にゲート電極をマスクとして
しきい値電圧調整用の高エネルギーのイオン注入を施す
場合に、ゲート電極の両側のゲート電極でマスクされて
いない半導体基板の領域に深く形成される半導体層間に
おける空乏層の接触に伴う絶縁ゲートトランジスタの特
性劣化を防止できる。本発明の効果は、特にゲート長の
短い微細な絶縁ゲートトランジスタと高耐圧の半導体素
子を備える半導体集積回路において顕著であり、微細な
絶縁ゲートトランジスタの特性劣化を防止できる。
【００１１】
【発明の実施の形態】（実施例１）図１は本発明の実施
例であるｐチャンネルＭＯＳトランジスタの断面図であ
る。ｎ型の半導体基板の表面に素子間分離用のＬＯＣＯ
Ｓ酸化膜１０，１１が形成され、これらＬＯＣＯＳ酸化
膜の間の半導体基板表面に高不純物濃度のｐ型のソース
６０及びドレイン６１が形成される。図示されてはいな
いが、ソース６０及びドレイン６１には、それぞれソー
ス電極及びドレイン電極がオーミック接触する。ソース
６０とドレイン６１との間のチャンネル領域となる半導
体基板表面上には、薄いゲートシリコン酸化膜２０とそ
の上に積層されるポリシリコンのゲート電極３０が設け
られ、ＭＯＳゲートが形成されている。ゲート電極３０
直下の半導体基板表面から、半導体基板内のソース６０
とドレイン６１に接しかつこれらの半導体領域よりも深
い領域にわたって、ソース及びドレインよりも不純物濃
度が低いＭＯＳゲートのしきい値電圧調整用のｐ型半導
体層５０が形成されている。実質的にしきい値電圧を調
整する作用があるのは、ｐ型半導体層５０におけるゲー
ト電極３０直下の半導体基板表面の部分であるが、ｐ型
半導体層５０をソース６０及びドレイン６１が位置する
領域まで形成することにより、後述するように、ゲート
電極をマスクとするイオン注入によるしきい値電圧調整
が可能になる。本実施例においては、ｐ型半導体層５０
におけるソース６０に接する領域とドレインに接する領
域との間隔すなわち図中ＬSDで示すソース・ドレイン間
距離は、半導体基板表面から深くなるに従って広くな
り、最深部における間隔Ｌd はゲート電極３０の幅すな
わちゲート長ＬG よりも大きくなっている。これによ
り、ソース・ドレイン間における空乏層のパンチスルー
が起こりにくくなり、ゲート長２μｍ以下の短チャンネ
ルであっても、十分ｐチャンネルＭＯＳトランジスタと
しての動作が可能になる。
【００１２】ＬSDが半導体基板表面から深くなるに従っ
て広くなるようにするため、本実施例においては、ゲー
ト電極３０の側壁にシリコン酸化物からなる絶縁膜４
０，４１が設けられている。このシリコン酸化物はゲー
ト電極３０の側壁に沿って、ゲート酸化膜２０のゲート
電極からはみ出した部分に達するまで側壁に付着するよ
うに形成される。絶縁膜４０，４１を有する素子構成に
より、後述するようにゲート電極３０をマスクとするイ
オン注入を行えば本実施例のようなｐ型半導体層５０を
形成することができる。
【００１３】本実施例によれば、ゲート電極をマスクと
するイオン注入によるしきい値電圧調整が可能になり、
かつ上述したようにｐ型半導体層５０にソース６０及び
ドレイン６１よりも深い部分があっても短チャンネル化
が可能になる。従って、本実施例によれば、後述する実
施例より明らかになるように、短チャンネルのｐチャン
ネルＭＯＳトランジスタと、これより高耐圧の半導体素
子（例えばＩＧＢＴ）を同一半導体チップに集積化する
ことができる。
【００１４】ここで、本実施例の構成においてｐチャン
ネルＭＯＳトランジスタとしてより確実に動作するため
の条件に関する本発明者の検討について述べる。
【００１５】ソース及びドレインに接するｐ型半導体層
５０の接合深さｘj1が３０００〜６０００Å程度のｐチ
ャンネルＭＯＳトランジスタに対して、ｘj1に対するゲ
ート酸化膜直下におけるｐ型半導体層５０の接合深さｘ
j2の比をパラメーターとして、有効チャンネル長（ゲー
ト酸化膜下のソース・ドレイン間距離Ｌch、すなわちゲ
ート酸化膜直下におけるｐ型半導体層５０のゲート長方
向の幅）を変化させた場合のしきい値電圧の変化をシミ
ュレーションにより求めた結果を図４（ａ）に示す。ｐ
型半導体層５０の接合深さの比（ｘj2／ｘj1）が、０.
２５ より大きくなるとＭＯＳトランジスタとして動作
せず、しきい値電圧を求めることができない。また、
０.０５ より小さいものはしきい値を制御することはで
きない。通常、ＭＯＳトランジスタの設計は、ある値に
対して、温度変化によるしきい値電圧の変化や、しきい
値電圧が上昇することによるドレイン電流の変化を押さ
えるため、±０.１５Ｖに収めるように設計する。そこ
で、図４(ａ）において、±０.１５Ｖ をはずれる臨界
有効チャンネル長を求め、ｐ型半導体層５０の接合深さ
の比との関係を求めたものを図４（ｂ）に示す。本図４
(ｂ)の斜線部分の領域の接合深さの比及び有効チャンネ
ル長ならば、ｐチャンネルＭＯＳトランジスタは確実に
動作する。
【００１６】（実施例２）図５は、本発明の第２の実施
例であるｐチャンネルＭＯＳトランジスタの製造方法を
製造工程順に示した断面図である。
【００１７】図５（ａ）に示すように、ｎ型シリコン基
板上に公知のＭＯＳトランジスタ製造プロセスにより、
ＬＯＣＯＳ酸化膜１０，１１を形成し、ＭＯＳトランジ
スタを形成する領域を活性領域とする。次いで、図５
（ｂ）に示すようにゲートシリコン酸化膜２０を熱成長
法により数十〜数百Å厚，ｎ型のポリシリコン膜３０を
ＣＶＤ法により数百から数千Å厚堆積させる。続いてゲ
ートシリコン酸化膜２０とポリシリコン膜３０を、ゲー
ト長Ｌが０.５μｍ 〜２μｍ程度のゲート領域を残すよ
うにホト工程を施し、不要領域をドライエッチングによ
り除去する。次に図５（ｃ）に示すように、ポリシリコ
ン以外のところを２μｍ以上のレジスト１００をゲート
領域のポリシリコン膜の側壁に付着するように塗布し、
全面にｐ型不純物イオン（Ｂ+ またはＢＦ2+等）７０を
数十〜数百ｋｅＶでシリコン基板全面に対してイオン注
入を行う。図５（ｃ）の工程で塗布したレジストを除去
したのち、図５（ｄ）に示すようにポリシリコン上面及
び側面より数百ｎｍから数ミクロンの幅で、数千Å厚の
レジストを塗布する。ここで、ｐ型不純物イオン（Ｂ+
またはＢＦ2+等）７０を数十〜数百ｋｅＶでシリコン基
板全面に対してイオン注入を行う。このあとは、公知の
ＭＯＳトランジスタ作成工程により図５（ｅ）のように
ｐチャンネルＭＯＳトランジスタのソース／ドレイン領
域６０，６１を形成する。
【００１８】図５（ｄ）で行ったイオン注入では、ゲー
ト電極側壁の下にはソース／ドレインの端は達してない
ため、パンチスルーを抑制している。また、図５（ｃ）
でゲート電極直下に浅いｐ型不純物層５１が形成され、
作成したｐチャンネルＭＯＳトランジスタのしきい値電
圧を所望の値に制御することができる。
【００１９】しきい値電圧を調節するためのｐ型不純物
層５０，５１，５２は、不純物濃度が低いため、ソース
及びドレイン電極（図示されていない）とのオーミック
コンタクトを形成できない。そのため、オーミックコン
タクトを形成できる程度の濃度のｐ型不純物（通常は、
１×１０15／cm2 以上）をさらにイオン注入して、ソー
ス６０及びドレイン６０を形成する。通常、微細ｐチャ
ンネルＭＯＳトランジスタを作る場合、ｐ型のソース及
びドレインの深さは、ゲート長が短くなればなるほど、
空乏層の接触を防ぐため、浅くしなければならない。そ
こで、通常は、ゲート長１.３μｍ のプロセスにおいて
は、イオン注入にＢ+ を用いた場合で３０ｋｅＶ，ＢＦ
2+の場合でも６０ｋｅＶの加速エネルギーで、ソース及
びドレインの形成が行われる。ゲート長が短くなれば、
この加速エネルギーよりも同じないしは低い加速エネル
ギーが用いられる。図３（ａ）に、Ｂ+ を加速エネルギ
ー３０ｋｅＶで、またＢＦ2+を加速エネルギー６０ｋｅ
Ｖでイオン注入したのち、通常行われる欠陥回復，層間
絶縁膜形成のプロセスを経た場合におけるボロンイオン
の深さ方向の濃度分布を示す。ゲート長が１.３μｍ の
ＭＯＳトランジスタを作る場合、高濃度のソース／ドレ
インの接合深さは、４５０〜５００ｎｍ程度になる。
【００２０】一方、ゲート酸化膜直下にｐ型不純物層５
１を形成するため、ゲート電極、及びゲート酸化膜を貫
通し、さらにはｐチャンネルＭＯＳトランジスタのしき
い値電圧を調節するため表面濃度で十分１×１０16／cm
3 を超える程度の加速エネルギーのイオン注入で形成さ
れる必要がある。ゲート電極の厚さは、通常のゲート長
１μｍ前後のプロセスでは３０００〜４０００Å程度の
ｎ型のポリシリコンが、ゲート長が０.８μｍ 程度のプ
ロセスでは１０００Å程度のｎ型のポリシリコンに１５
００Å程度のポリサイドまたはシリサイド等が用いられ
ている。ゲート電極は、低抵抗が必須条件でありゲート
長が短くなっても大幅に厚さが変化することはない。ま
た、ゲート酸化膜厚も１００〜３００Å程度の厚さであ
る。ゲート長１.３μｍ のプロセスで通常採用されてい
る２５０Åのゲート酸化膜に3500Åのポリシリコン膜が
ある場合には、ゲート酸化膜を貫通し、さらに表面濃度
で十分１×１０16／cm3を超えるには、Ｂ+を注入する場
合で１００ｋｅＶ以上の加速エネルギーが必要である。
また、ゲート長０.８μｍ で採用されている１８０Åの
ゲート酸化膜にゲート電極として１０００Åのポリシリ
コンと１５００Åのシリサイドを用いた場合には、Ｂ+
を注入する場合で８０ｋｅＶ以上の加速エネルギーを必
要とする。さらに、ゲート長が短くなったとしても、ゲ
ート電極が低抵抗である必要性から厚さを大幅に変える
ことはできず、表面濃度が１×１０16／cm3 を十分超え
る程度確保するためには、Ｂ+ を注入する場合で９０ｋ
ｅＶ以上の加速エネルギーは必要となる。
【００２１】ここで、図３（ｂ）に、Ｂ+ を９０ｋｅＶ
の加速エネルギーで注入してｐ型半導体層５１を形成し
た場合に同時に形成されるｐ型半導体層５０，５２の深
さ方向のＢ+ の濃度分布を示す。この図よりわかるよう
に、接合深さは５５０ｎｍ程度である。このように、高
濃度のソース６０及びドレイン６１よりも、相対的に低
濃度のｐ型半導体層５０，５２が接合深さの深い位置に
存在する。また、ゲート長１.３μｍ 程度以下のｐチャ
ンネルＭＯＳトランジスタにおいては、空乏層の接触を
防ぐため、低濃度の接合深さ位置では、ゲート長以上の
ソース／ドレイン間距離を確保する必要がある。
【００２２】本実施例では、図５（ｄ）のように、ゲー
ト３０の側壁にレジスト１００を塗布してイオン注入を
行うので、ｐ型半導体層５０，５２の間隔すなわち図１
に示した最深部におけるソース・ドレイン間隔Ｌd をゲ
ート長よりも大きくすることができる。
【００２３】本実施例では、基板として、ｎ型シリコン
基板の例のみを示したがｐ型シリコン基板、その他、Ｓ
ＯＩ基板，ＤＩ分離基板等にも適用できる。
【００２４】（実施例３）図６は、本発明の第３の実施
例であるｐチャンネルＭＯＳトランジスタの製造方法を
製造工程順に示した断面図である。
【００２５】図６（ａ）に示すように、ｎ型シリコン基
板上に公知のＭＯＳトランジスタ製造プロセスにより、
ＬＯＣＯＳ酸化膜１０，１１を形成しＭＯＳトランジス
タを形成する領域を活性領域とする。次いで、図６
（ｂ）に示すようにゲートシリコン酸化膜２０を熱成長
法により数十〜数百Å厚，ｎ型のポリシリコン膜３０を
ＣＶＤ法により数百から数千Å厚堆積させる。続いてゲ
ートシリコン酸化膜２０とポリシリコン膜３０を図６
（ｃ）に示すように、ゲート長Ｌが０.５μｍ〜２μｍ
程度のゲート領域を残すようにホト工程を施し、不要領
域をドライエッチングにより除去する。次に図６（ｄ）
に示すように、シリコン基板全面にＣＶＤ法によりシリ
コン酸化膜４２を数千Å厚堆積させる。この堆積したシ
リコン酸化膜をドライエッチング法により異方性エッチ
ングを行うと、図６（ｅ）に示すように、ゲート領域の
ポリシリコン膜の側面に沿ってゲート酸化膜まで達する
ように側面に付着する、絶縁物であるシリコン酸化膜に
よる側壁４０，４１が残留する。ここで、ｐ型不純物イ
オン(Ｂ+ またはＢＦ2+等）７０を数十〜数百ｋｅＶで
シリコン基板全面に対してイオン注入を行う。このあと
は、公知のＭＯＳトランジスタ作成工程によりｐチャン
ネルＭＯＳトランジスタのソース／ドレイン領域６０，
６１を形成し、ｐチャンネルＭＯＳトランジスタ図６
（ｆ）を得る。
【００２６】ゲート電極及びゲート酸化膜を通して、ｐ
型不純物イオンをイオン注入していることにより、ゲー
ト電極直下に浅いｐ型不純物層５１が形成され、作成し
たｐチャンネルＭＯＳトランジスタのしきい値電圧を所
望の値に制御することができる。
【００２７】本実施例では、基板として、ｎ型シリコン
基板の例のみを示したがｐ型シリコン基板、その他、Ｓ
ＯＩ基板，ＤＩ分離基板等にも適用できる。
【００２８】（実施例４）図７は、本発明の第４の実施
例のエンハンスメント型ｎチャンネルＭＯＳトランジス
タとｐチャンネルＭＯＳトランジスタを１チップ上に形
成する半導体集積回路装置の製造方法を製造工程順に示
した断面図である。
【００２９】図７（ａ）に示すように、ｎ型シリコン基
板上に公知のＭＯＳトランジスタ製造プロセスにより、
ＬＯＣＯＳ酸化膜１０，１１，１２を形成し、ｐチャン
ネル及びｎチャンネルのＭＯＳトランジスタを形成する
領域を活性領域とする。また、ｎチャンネルＭＯＳトラ
ンジスタを形成する領域に関しては、ボロンイオン等ｐ
型不純物イオンを注入し、高温の熱処理を施し、ｐ−we
ll２００を形成しておく。次いで、図７（ｂ）に示すよ
うに、ゲートシリコン酸化膜２０を熱成長法により数十
〜数百Å厚，ｎ型のポリシリコン膜３０をＣＶＤ法によ
り数百〜数千Å厚堆積させる。続いてゲートシリコン酸
化膜２０とポリシリコン膜３０を図７（ｃ）に示すよう
に、ｎチャンネルＭＯＳトランジスタとｐチャンネルＭ
ＯＳトランジスタを形成する領域両方ゲート長Ｌが０.
５μｍ 〜２μｍ程度のゲート領域を残すようにホト工
程を施し、不要領域をドライエッチングにより除去す
る。次に図７（ｄ）に示すように、シリコン基板全面に
ＣＶＤ法によりシリコン酸化膜４４を数千Å厚堆積させ
る。この堆積したシリコン酸化膜をドライエッチング法
により異方性エッチングを行うと、図７（ｅ）に示すよ
うに、ゲートシリコン酸化膜及びポリシリコン膜の側面
にシリコン酸化膜による側壁４０，４１，４２，４３が
残留する。ここで、ｐ型不純物イオン（Ｂ+ またはＢＦ
2+等）７０を数十〜数百ｋｅＶでシリコン基板全面に対
してイオン注入を行う。このあとは、公知のＭＯＳトラ
ンジスタ作成工程技術によりｐチャンネルＭＯＳトラン
ジスタ形成領域には、ｐ型のソース／ドレイン領域６
２，６３を、ｎチャンネルＭＯＳトランジスタ形成領域
にはｎ型のソース／ドレイン領域６０，６１を形成す
る。
【００３０】ゲート電極を通して、ｐ型不純物イオンを
イオン注入していることにより、ゲート電極直下に浅い
ｐ型不純物層５０，５１が形成され、作成したｐチャン
ネルＭＯＳトランジスタ，ｎチャンネルＭＯＳトランジ
スタともにしきい値電圧を所望の値に制御することがで
きる。
【００３１】本実施例では、基板として、ｎ型シリコン
基板の例のみを示したがｐ型シリコン基板、その他、Ｓ
ＯＩ基板，ＤＩ分離基板等にも適用できる。
【００３２】（実施例５）図８は、本発明の第５の実施
例の高耐圧ｎチャンネルＭＯＳトランジスタと低耐圧ｐ
チャンネルＭＯＳトランジスタを１チップ上に混在させ
る半導体集積回路装置の製造方法を製造工程順に示した
断面図である。
【００３３】図８（ａ）に示すように、ｎ型シリコン基
板上に公知のＭＯＳトランジスタ製造プロセスにより、
ＬＯＣＯＳ酸化膜１０，１１，１２，１３を形成し、高
耐圧ｎチャンネルＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタを形成する領域を、活性領域にする。また、
リン等のｎ型不純物イオン９０をイオン注入して、高温
の熱処理を施し、ｎ−wellを形成する。次いで、図８
（ｂ）に示すように、ゲートシリコン酸化膜２０を熱成
長法により数十〜数百Å厚，ｎ型のポリシリコン膜３０
をＣＶＤ法により数百〜数千Å厚堆積させる。続いてゲ
ートシリコン酸化膜２０とポリシリコン膜３０を図８
（ｃ）に示すように高耐圧ｎチャンネル電界効果トラン
ジスタは、ゲート長Ｌ２，Ｌ３が数μｍ、低耐圧ｐチャ
ンネル電界効果トランジスタは、ゲート長Ｌ１が０.５
〜２μｍのゲート領域を残すようにホト工程を施し、不
要領域をドライエッチングにより除去する。ここで、高
耐圧ｎチャンネルＭＯＳトランジスタの領域のみ、ｐ型
不純物イオン（Ｂ+ またはＢＦ2+等）７０をイオン注入
により導入し、数百から千数百℃，数十〜数百分程度の
熱拡散工程を施し、図８（ｄ）に示すように深いｐ型不
純物層６５を形成する。次に図８（ｅ）に示すように、
シリコン基板全面にＣＶＤ法によりシリコン酸化膜４４
を数千Å厚堆積させる。この堆積したシリコン酸化膜を
ドライエッチング法によりエッチングを行うと、図８
（ｅ）に示すように、ゲートシリコン酸化膜及びポリシ
リコン膜の側面にシリコン酸化膜による側壁４０，４１
が残留する。ここで、低耐圧ｐチャンネル電界効果トラ
ンジスタの領域にのみ、ｐ型不純物イオン（Ｂ+ または
ＢＦ2+等）７０を数十〜数百ｋｅＶでイオン注入を行
い、ｐ型不純物層５０を形成する。このあとは、公知の
ＭＯＳトランジスタ作成工程技術により高耐圧ｎチャン
ネルＭＯＳトランジスタには、ｎ型のソース／ドレイン
領域６２，６３を、低耐圧ｐチャンネルＭＯＳトランジ
スタには、ｐ型のソース／ドレイン領域６０，６１を形
成する。
【００３４】以上により製造された低耐圧ｐチャンネル
ＭＯＳトランジスタは、ゲート電極を形成後にしきい値
電圧を調節するｐ型不純物のイオン注入を行っているこ
とから、高耐圧ｎチャンネルＭＯＳトランジスタのチャ
ンネルストップ領域形成の高温熱処理に影響を受けず、
ｐチャンネルＭＯＳトランジスタのしきい値を所望の値
に制御できる。
【００３５】本実施例では、基板として、ｎ型シリコン
基板の例のみを示したがｐ型シリコン基板、その他、Ｓ
ＯＩ基板，ＤＩ分離基板等にも適用できる。また、高耐
圧ｎチャンネルＭＯＳトランジスタと低耐圧ｐチャンネ
ルＭＯＳトランジスタを１チップ上に形成する実施例を
示したが、高耐圧ｐチャンネルＭＯＳトランジスタと低
耐圧ｐチャンネルＭＯＳトランジスタも同様にして１チ
ップ上に混在することができる。
【００３６】（実施例６）図９は、本発明の第６の実施
例のＩＧＢＴとｐチャンネルＭＯＳトランジスタを１チ
ップ上に混在させる半導体集積回路装置の製造方法を製
造工程順に示した断面図である。
【００３７】図９（ａ）に示すように、ｎ型シリコン基
板上に公知のＭＯＳトランジスタ製造プロセスにより、
ＬＯＣＯＳ酸化膜１０，１１，１２，１３を形成し、電
界効果トランジスタ及びＩＧＢＴを形成する領域を、活
性領域にする。次いで、図９（ｂ）に示すように、ゲー
トシリコン酸化膜２０を熱成長法により数十〜数百Å
厚、ｎ型のポリシリコン膜３０をＣＶＤ法により数百〜
数千Å厚堆積させる。続いてゲートシリコン酸化膜２０
とポリシリコン膜３０を図９（ｃ）に示すようにＩＧＢ
Ｔは、ゲート長Ｌが数μｍ、低耐圧ｐチャンネルＭＯＳ
トランジスタは、ゲート長Ｌが０.５ 〜２μｍ程度のゲ
ート領域を残すようにホト工程を施し、不要領域をドラ
イエッチングにより除去する。ここで、ＩＧＢＴの領域
のみ、ｐ型不純物９０をイオン注入により導入し、数百
〜千数百℃，数十〜数百分程度の熱拡散工程を施し、図
９（ｄ）に示すように深いｐ型不純物層６１を、またこ
の後、同様にｐ型不純物層をイオン注入して数百〜千数
百℃、数十〜数百分程度の熱拡散工程を施し、ｐ型不純
物層６０を形成する。さらにｎ型不純物をイオン注入し
て、ＩＧＢＴのｎ型のアノードを形成する。次に図９
（ｅ）に示すように、シリコン基板全面にＣＶＤ法によ
りシリコン酸化膜４４を数千Å厚堆積させる。この堆積
したシリコン酸化膜をドライエッチング法によりエッチ
ングを行うと、図９（ｆ）に示すように、ゲートシリコ
ン酸化膜及びポリシリコン膜の側面にシリコン酸化膜に
よる側壁４０，４１，４２，４３が残留する。ここで、
低耐圧ｐチャンネル電界効果トランジスタの領域にの
み、ｐ型不純物イオン（Ｂ+ またはＢＦ2+等）７０を数
十〜数百ｋｅＶでイオン注入を行い、ｐ型の不純物層５
０を形成する。このあとは、公知のＩＧＢＴ及びＭＯＳ
工程技術によりＩＧＢＴには、ｐ型のコレクタ６５を、
低耐圧のｐチャンネルＭＯＳトランジスタには、ｐ型の
ソース／ドレイン領域６３，６４を形成する。
【００３８】以上により製造された低耐圧ｐチャンネル
ＭＯＳトランジスタは、ゲート電極を形成後にしきい値
電圧を調節するｐ型不純物のイオン注入を行っているこ
とから、ＩＧＢＴのチャンネルストップ領域形成の高温
熱処理に影響を受けず、ｐチャンネルＭＯＳトランジス
タのしきい値を所望の値に制御できる。
【００３９】以上により、１チップ上にＩＧＢＴと低耐
圧ｐチャンネルＭＯＳトランジスタを１チップ上に混在
することができる。
【００４０】本実施例では、基板として、ｎ型シリコン
基板の例のみを示したがｐ型シリコン基板、その他、Ｓ
ＯＩ基板，ＤＩ分離基板等にも適用できる。
【００４１】
【発明の効果】上記の通り、本発明によれば、高耐圧素
子と短チャンネル微細低耐圧ＭＯＳトランジスタを１チ
ップ上に混在させることができる。
【図面の簡単な説明】
【図１】本発明の実施例であるｐチャンネルＭＯＳトラ
ンジスタの断面図。
【図２】従来の低耐圧ｐチャンネル電界効果トランジス
タの製造工程、及びチャンネル領域でのｐ型不純物の濃
度分布。
【図３】ソース／ドレイン領域のボロンイオンの濃度分
布。
【図４】ＭＯＳトランジスタの有効チャンネル長としき
い値電圧の関係及び有効チャンネル長と接合深さの比の
関係。
【図５】本発明の第２の実施例であるｐチャンネルＭＯ
Ｓトランジスタの製造方法。
【図６】本発明の第３の実施例であるｐチャンネルＭＯ
Ｓトランジスタの製造方法。
【図７】本発明の第４の実施例である半導体集積回路装
置の製造方法。
【図８】本発明の第５の実施例である半導体集積回路装
置の製造方法。
【図９】本発明の第６の実施例である半導体集積回路装
置の製造方法。
【符号の説明】
１０，１１，１２，１３…ＬＯＣＯＳ酸化膜、２０…シ
リコン酸化膜、３０…ポリシリコン層、４０，４１，４
２，４３…シリコン酸化膜、５０，５１，５２…ｐ型不
純物層、７０…ボロンイオン、８０…シリコン酸化膜、
９０…不純物イオン及び不純物層、１００…レジスト。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の表面に設けられ
    る第２導電型のソース領域及びドレイン領域と、 前記ソース領域とドレイン領域との間に位置する半導体
    基板の部分の表面上に絶縁膜を介して設けられるゲート
    電極と、 前記半導体基板の前記ゲート電極の下に位置する表面
    と、半導体基板内において前記ソース及びドレイン領域
    に接しかつ前記ソース及びドレイン領域よりも深い領域
    と、に形成され、前記ソース及びドレイン領域よりも不
    純物濃度が低い第２導電型の半導体層と、を備え、 前記半導体層における、前記ソースに接する部分の最深
    部と、前記ドレインに接する部分の最深部との間隔が、
    前記ゲート電極のゲート長以上であることを特徴とする
    絶縁ゲートトランジスタ。
  2. 【請求項２】請求項１の絶縁ゲートトランジスタにおい
    て、前記半導体層における前記ゲート電極の下に位置す
    る領域の接合深さと、前記半導体層の前記最深部の接合
    深さとの比、及び前記半導体層における前記ゲート電極
    の下に位置する領域の前記ゲート長方向の幅の関係が、
    本願の図４に示す関係にあることを特徴とする絶縁ゲー
    トトランジスタ。
  3. 【請求項３】請求項２の絶縁ゲートトランジスタにおい
    て、前記の比が０.０５以上０.２５以下であることを特
    徴とする絶縁ゲートトランジスタ。
  4. 【請求項４】請求項１の絶縁ゲートトランジスタにおい
    て、前記ゲート電極の側壁に絶縁膜が設けられているこ
    とを特徴とする絶縁ゲートトランジスタ。
  5. 【請求項５】同一の半導体チップに、請求項１の絶縁ゲ
    ートトランジスタと、該絶縁ゲートトランジスタよりも
    耐圧の高い半導体素子と、を備えることを特徴とする半
    導体集積回路装置。
  6. 【請求項６】第１導電型の半導体基板の表面上に、ゲー
    ト酸化膜及びゲート電極を形成する第１の工程と、 前記ゲート電極の側壁にレジストを塗布する第２の工程
    と、 前記ゲート酸化膜、前記ゲート電極及び前記レジストを
    マスクにして、前記半導体基板に第２導電型の不純物
    を、該不純物が前記ゲート電極の下に位置する前記半導
    体基板表面に導入されるようにイオン注入する第３の工
    程と、 前記第３の工程後、第２導電型のソース領域及びドレイ
    ン領域を形成する第４の工程と、を含むことを特徴とす
    る絶縁ゲートトランジスタの製造方法。
  7. 【請求項７】第１導電型の半導体基板の表面上に、ゲー
    ト酸化膜及びゲート電極を形成する第１の工程と、 前記ゲート電極の側壁に絶縁物を設ける第２の工程と、 前記ゲート酸化膜、前記ゲート電極及び前記絶縁物をマ
    スクにして、前記半導体基板に第２導電型の不純物を、
    該不純物が前記ゲート電極の下に位置する前記半導体基
    板表面に導入されるようにイオン注入する第３の工程
    と、 前記第３の工程後、第２導電型のソース領域及びドレイ
    ン領域を形成する第４の工程と、を含むことを特徴とす
    る絶縁ゲートトランジスタの製造方法。
  8. 【請求項８】第１導電型の半導体基板の表面に第２導電
    型のウェル領域を熱処理によって形成する第１の工程
    と、 前記半導体基板の第１導電型の表面上に、ゲート酸化膜
    及びゲート電極を形成する第２の工程と、 前記ゲート電極の側壁に絶縁物を設ける第３の工程と、 前記ゲート酸化膜、前記ゲート電極及び前記絶縁物をマ
    スクにして、前記半導体基板に第２導電型の不純物を、
    該不純物が前記ゲート電極の下に位置する前記半導体基
    板表面に導入されるようにイオン注入する第４の工程
    と、 前記第３の工程後、第２導電型のソース領域及びドレイ
    ン領域を形成する第５の工程と、を含むことを特徴とす
    る半導体集積回路装置の製造方法。
  9. 【請求項９】絶縁ゲートトランジスタと該絶縁ゲートト
    ランジスタよりも高耐圧の半導体素子と、を備える半導
    体集積回路装置の製造方法であって、 第１導電型の半導体基板の表面に前記半導体素子の第２
    導電型の深い半導体領域を熱処理によって形成する第１
    の工程と、 前記半導体基板の第１導電型の表面上に、前記絶縁ゲー
    トトランジスタにおけるゲート酸化膜及びゲート電極を
    形成する第２の工程と、 前記ゲート電極の側壁に絶縁物を設ける第３の工程と、 前記ゲート酸化膜、前記ゲート電極及び前記絶縁物をマ
    スクにして、前記半導体基板の前記絶縁ゲートトランジ
    スタとなる領域に第２導電型の不純物を、該不純物が前
    記ゲート電極の下に位置する前記半導体基板表面に導入
    されるようにイオン注入する第４の工程と、 前記第３の工程後、前記絶縁ゲートトランジスタの第２
    導電型のソース領域及びドレイン領域を形成する第５の
    工程と、を含むことを特徴とする半導体集積回路装置の
    製造方法。
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