JPH02264455A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02264455A JPH02264455A JP8592889A JP8592889A JPH02264455A JP H02264455 A JPH02264455 A JP H02264455A JP 8592889 A JP8592889 A JP 8592889A JP 8592889 A JP8592889 A JP 8592889A JP H02264455 A JPH02264455 A JP H02264455A
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- JP
- Japan
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は半導体装置に関する。
【発明の概要Ｊ
本発明は各種論理機能を有する能動素子を列状に形成し
た？！数の能動素子領域と、該能動素子の入出力間を相
互に接続する配線領域とからなる半導体集積装置におい
て、該能動素子領域内に予備能動素子群からなる予備能
動素子領域を複数配置し、予備能動素子領域間を相互に
接続する配線を前記配線領域に有することにより、回路
変更時での配線領域を確保し大幅なレイアウト変更によ
るさまざまな設計負荷を減少し更に直接回路変更と無関
係の機能ブロックの特性の変化を防止するものである。
た？！数の能動素子領域と、該能動素子の入出力間を相
互に接続する配線領域とからなる半導体集積装置におい
て、該能動素子領域内に予備能動素子群からなる予備能
動素子領域を複数配置し、予備能動素子領域間を相互に
接続する配線を前記配線領域に有することにより、回路
変更時での配線領域を確保し大幅なレイアウト変更によ
るさまざまな設計負荷を減少し更に直接回路変更と無関
係の機能ブロックの特性の変化を防止するものである。
【従来の技術）
従来の各種論理機能を有する能動素子を列状に形成した
複数の能動素子領域と、該能動素子の入出力間を相互に
接続する配線領域とからなる半導体集積装置においては
、実際に論理的に使用しない能動素子を予備能動素子と
してさまざまな目的の為に配置してきている。その目的
の代表的な例は、試作評価後の回路の不具合による回路
変更に短納期で対処するため、またマスタースライス的
に一部の回路変更により、別の半導体装置を作成するた
め等である。このため適当な領域に予備能動素子群を配
置し、トランジスタ領域を確保し必要に応じて配線層の
みを変更していた。
複数の能動素子領域と、該能動素子の入出力間を相互に
接続する配線領域とからなる半導体集積装置においては
、実際に論理的に使用しない能動素子を予備能動素子と
してさまざまな目的の為に配置してきている。その目的
の代表的な例は、試作評価後の回路の不具合による回路
変更に短納期で対処するため、またマスタースライス的
に一部の回路変更により、別の半導体装置を作成するた
め等である。このため適当な領域に予備能動素子群を配
置し、トランジスタ領域を確保し必要に応じて配線層の
みを変更していた。
〔発明が解決しようとする課題］
近年半導体装置レイアウト工程において、能動素子の配
置および配線を自動で行ういわゆる自動配置配線プログ
ラムを使用することが主となってきている。ここで上記
プログラムが進歩するにつれ配線効率があがり、配線領
域での無駄な領域が著しく減少してきている。この為予
備能動素子のみをいれておいても実際に使用するための
配線領域の変更は著しく困難になってきている。
置および配線を自動で行ういわゆる自動配置配線プログ
ラムを使用することが主となってきている。ここで上記
プログラムが進歩するにつれ配線効率があがり、配線領
域での無駄な領域が著しく減少してきている。この為予
備能動素子のみをいれておいても実際に使用するための
配線領域の変更は著しく困難になってきている。
第４図に従来での実施例の構成図を示す。
１１．１２．１３．１４．１５．１６は論理的な有効な
能動素子であり、ハツチングで示す６０．６１．６２．
６３．６４．６５は予備能動素子群である。一般に予備
能動素子群は、レイアウト後工程で配置されるため、能
動素子列の右または左端におかれることが多い、１１１
，１１２．１１３，１１４は有効能動素子間の配線であ
る。また実際の半導体装置にはその他に電源配線、外部
との信号のインターフェースとしてのＩＯセル等がある
がここではすべて省略する。予備能動素子部分には、配
線がされていない為、配線領域は論理的に有効な配線で
のみ必要なスペースしか確保されないことになり、前述
の様に後で予備能動素子間を配線しようとするのは著し
く困難となる。この為予備能動素子を配線しようとする
と、既に配線された有効配線の変更もしくは有効な能動
素子自体の位置をも移動せざるをえなくなり配線容量の
変化等により、特性が変化し動作不良の原因ともなりか
ねない。
能動素子であり、ハツチングで示す６０．６１．６２．
６３．６４．６５は予備能動素子群である。一般に予備
能動素子群は、レイアウト後工程で配置されるため、能
動素子列の右または左端におかれることが多い、１１１
，１１２．１１３，１１４は有効能動素子間の配線であ
る。また実際の半導体装置にはその他に電源配線、外部
との信号のインターフェースとしてのＩＯセル等がある
がここではすべて省略する。予備能動素子部分には、配
線がされていない為、配線領域は論理的に有効な配線で
のみ必要なスペースしか確保されないことになり、前述
の様に後で予備能動素子間を配線しようとするのは著し
く困難となる。この為予備能動素子を配線しようとする
と、既に配線された有効配線の変更もしくは有効な能動
素子自体の位置をも移動せざるをえなくなり配線容量の
変化等により、特性が変化し動作不良の原因ともなりか
ねない。
【課題を解決するための手段Ｊ
本発明の半導体集積装置においては、該能動素子領域内
に予備能動素子群からなる予備能動素子領域を複数配置
し、本来の能動素子間の配線を自動配線する際に同時に
予備能動素子領域間を相互に接続する配線を自動配線す
ることにより前記配線領域に実際に有効な配線と予備配
線とを配置することを特徴とする。またここで予備能動
素子とは配線領域に対比しての意味で能動素子と表現し
ているため広範囲にはプルアップまたはプルダウン素子
のようなトランジスタを含まない領域でも能動素子領域
と同一の列状に配置されるものはすべて含むものとする
。同様に能動素子領域に配置されるストッパー領域（拡
散領域）も含むものとする。
に予備能動素子群からなる予備能動素子領域を複数配置
し、本来の能動素子間の配線を自動配線する際に同時に
予備能動素子領域間を相互に接続する配線を自動配線す
ることにより前記配線領域に実際に有効な配線と予備配
線とを配置することを特徴とする。またここで予備能動
素子とは配線領域に対比しての意味で能動素子と表現し
ているため広範囲にはプルアップまたはプルダウン素子
のようなトランジスタを含まない領域でも能動素子領域
と同一の列状に配置されるものはすべて含むものとする
。同様に能動素子領域に配置されるストッパー領域（拡
散領域）も含むものとする。
〔実 施 例１
第１図は本発明での実施例での構成図である。
ｌ、２．３．４．５．６は論理的に有効な能動素子であ
る。５０．５１．５２．５３．５４．５５は予備能動素
子群であり、おのおのの予備能動素子群は内部に一つあ
るいは複数の能動素子を含んでいる。ここでは、予備能
動素子群は能動素子を列状に配置した両端に置かれてい
る。１０１，１０２．１０３，１０４は通常の有効能動
素子間の配線を示す、２０１．２０２．２０３は本発明
での予備能動素子群間の配線を示す、２０３は同一能動
素子列上で配線した例であり、２０１，２０２は、異な
る能動素子列での配線例である。２０１．２０２は横方
向での配線スペースのみでなく有効能動素子内部の配線
可能な領域も使用し縦方向での配線スペースも確保して
いる。
る。５０．５１．５２．５３．５４．５５は予備能動素
子群であり、おのおのの予備能動素子群は内部に一つあ
るいは複数の能動素子を含んでいる。ここでは、予備能
動素子群は能動素子を列状に配置した両端に置かれてい
る。１０１，１０２．１０３，１０４は通常の有効能動
素子間の配線を示す、２０１．２０２．２０３は本発明
での予備能動素子群間の配線を示す、２０３は同一能動
素子列上で配線した例であり、２０１，２０２は、異な
る能動素子列での配線例である。２０１．２０２は横方
向での配線スペースのみでなく有効能動素子内部の配線
可能な領域も使用し縦方向での配線スペースも確保して
いる。
第２図は、本発明での別の実施例での構成図である。７
．８は論理的に有効な能動素子であり、９は、論理的に
有効なメモリ等のブロックセルである。５６．５７．５
８は第１図と同様な予備能動素子群であり、２０５は５
６の予備能動素子群と９の有効なブロックセルの無効入
出力との間の予備配線である。このように本発明の方法
は、配線スペースを確保するために、有効なブロックセ
ルに仮の入出力端子を設定し、配線しておくことにも応
用できる。また、１０５は有効能動素子と有効なブロッ
クセル入出力との配線である。２０４は第１図と同様な
予備能動素子群間の予備配線である。
．８は論理的に有効な能動素子であり、９は、論理的に
有効なメモリ等のブロックセルである。５６．５７．５
８は第１図と同様な予備能動素子群であり、２０５は５
６の予備能動素子群と９の有効なブロックセルの無効入
出力との間の予備配線である。このように本発明の方法
は、配線スペースを確保するために、有効なブロックセ
ルに仮の入出力端子を設定し、配線しておくことにも応
用できる。また、１０５は有効能動素子と有効なブロッ
クセル入出力との配線である。２０４は第１図と同様な
予備能動素子群間の予備配線である。
第３図は本発明での予備能動素子群の実施例であり、破
線で囲まれた３００．３０１．３０２．３０３は予備能
動素子群の各セルであり、具体的には３００はプルアッ
プ抵抗、３０１はＮＡＮＤゲート、３０２はリセット付
きフリップフ口ツプ回路、３０３はバッファーであり能
動素子としては一般的なものである。４０１．４０２は
予備能動素子間を接続する配線である。ここで注目すべ
き点は３０２の様な二安定回路でもリセット端子をアク
ティブにしておくことにより予備能動素子群間の配線の
みで内部状態が一義的に定まり電流的にも安定でありま
た信願性的にもなんら問題はないことである。従来の予
備能動素子を配置する方法では入力ゲートが浮いてしま
い不安定となりこれを防止するため能動素子セル内部で
電源間の通路となる配線を切断しておく必要があった０
本発明の方法では入力ゲートを固定することができ面倒
なセル内の加工も不要である。また本発明での実施例で
ある第１図との対応をしてみると５２．５３の予備能動
素子群が３００．３０１゜３０２．３０３の予備能動素
子に相当し一例として５２に３００を、また５３に３０
１，３０２゜３０３の予備能動素子群を対応させた場合
は、第１図の予備配線２０３が第３図の４０１に対応す
る。４０２，４０３は５３の同−予備能動素子群内での
配線となる。第１図ではこの同−予備能動素子群内での
配線は図に示していないがこの配線も予備配線として配
線領域のスペースを確保することができる。
線で囲まれた３００．３０１．３０２．３０３は予備能
動素子群の各セルであり、具体的には３００はプルアッ
プ抵抗、３０１はＮＡＮＤゲート、３０２はリセット付
きフリップフ口ツプ回路、３０３はバッファーであり能
動素子としては一般的なものである。４０１．４０２は
予備能動素子間を接続する配線である。ここで注目すべ
き点は３０２の様な二安定回路でもリセット端子をアク
ティブにしておくことにより予備能動素子群間の配線の
みで内部状態が一義的に定まり電流的にも安定でありま
た信願性的にもなんら問題はないことである。従来の予
備能動素子を配置する方法では入力ゲートが浮いてしま
い不安定となりこれを防止するため能動素子セル内部で
電源間の通路となる配線を切断しておく必要があった０
本発明の方法では入力ゲートを固定することができ面倒
なセル内の加工も不要である。また本発明での実施例で
ある第１図との対応をしてみると５２．５３の予備能動
素子群が３００．３０１゜３０２．３０３の予備能動素
子に相当し一例として５２に３００を、また５３に３０
１，３０２゜３０３の予備能動素子群を対応させた場合
は、第１図の予備配線２０３が第３図の４０１に対応す
る。４０２，４０３は５３の同−予備能動素子群内での
配線となる。第１図ではこの同−予備能動素子群内での
配線は図に示していないがこの配線も予備配線として配
線領域のスペースを確保することができる。
〔発明の効果１
以上述べたように本発明の上記の構成によれば予備能動
素子領域間を相互に接続する配線を前記配線領域に有す
ることにより、回路変更時での配線領域を確保しである
ため、回路変更に伴う大幅なレイアウト変更によるさま
ざまな設計負荷を減少し、配線層のみのスムーズな変更
により短納期に対処することも可能であり、更に直接回
路変更部分と無関係の機能ブロックの特性の変化を防止
する効果を有する。
素子領域間を相互に接続する配線を前記配線領域に有す
ることにより、回路変更時での配線領域を確保しである
ため、回路変更に伴う大幅なレイアウト変更によるさま
ざまな設計負荷を減少し、配線層のみのスムーズな変更
により短納期に対処することも可能であり、更に直接回
路変更部分と無関係の機能ブロックの特性の変化を防止
する効果を有する。
第１図は本発明での実施例での構成図。
第２図は本発明での別の実施例での構成図。
第３図は本発明での予備能動素子群の実施例図。
第４図は従来の実施例での構成図。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）劃団
Claims (1)
- 各種論理機能を有する能動素子を列状に形成した複数の
能動素子領域と、該能動素子の入出力間を相互に接続す
る配線領域とからなる半導体集積装置において、該能動
素子領域内に予備能動素子群からなる予備能動素子領域
を複数配置し、予備能動素子領域間を相互に接続する配
線を、前記配線領域に有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085928A JP2757445B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085928A JP2757445B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264455A true JPH02264455A (ja) | 1990-10-29 |
| JP2757445B2 JP2757445B2 (ja) | 1998-05-25 |
Family
ID=13872417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085928A Expired - Fee Related JP2757445B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757445B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274934B1 (en) | 1999-07-26 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS6481340A (en) * | 1987-09-24 | 1989-03-27 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit device |
-
1989
- 1989-04-05 JP JP1085928A patent/JP2757445B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS6481340A (en) * | 1987-09-24 | 1989-03-27 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274934B1 (en) | 1999-07-26 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757445B2 (ja) | 1998-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |