JPH0582746A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0582746A
JPH0582746A JP3241054A JP24105491A JPH0582746A JP H0582746 A JPH0582746 A JP H0582746A JP 3241054 A JP3241054 A JP 3241054A JP 24105491 A JP24105491 A JP 24105491A JP H0582746 A JPH0582746 A JP H0582746A
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JP
Japan
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output ports
data
bit line
memory device
input
Prior art date
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JP3241054A
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Masato Matsumiya
正人 松宮
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】半導体記憶装置、例えば、ＳＲＡＭに関し、デ
ータバスを短く構成し、高速化を図る。 【構成】出力ポート２６0、２６1にデータを転送すべき
ビット線２３Ａに対応して設けられるべきデータ取り出
しゲート２４Ａ及びデータバス２５Ａを長辺２９側に配
置させると共に、出力ポート２６2、２６3にデータを転
送すべきビット線２３Ｂに対応して設けられるべきデー
タ取り出しゲート２４Ｂ及びデータバス２５Ｂを長辺３
０側に配置させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フリップフロップをメ
モリセルとして構成されるスタティック・ランダム・ア
クセス・メモリ（static randomaccess memory．以下、
ＳＲＡＭという）等、半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭとして、図７にその平面
図を概略的に示すようなものが知られている。
【０００３】図中、１はチップ本体、２はメモリセルア
レイ部、３はビット線、４はデータ取り出しゲート、５
はデータバス、６0〜６3は出力ポート（パッド）であ
る。なお、データバス５は各ビット対毎に出力ポート６
0〜６3に対応する出力回路（図示せず）に接続されてい
る。また、電源用のパッド等、他のパッドは、その図示
を省略している。
【０００４】このＳＲＡＭは、いわゆるＪＥＤＥＣ(Joi
nt Electronic Device EngineeringCouncil）が定める
ＤＩＰ（dual inline package）のピン配置規格に対応
させるため、素子形成面の幅方向、即ち、短辺７、８と
同一方向にビット線３を設けると共に、出力ポート６0
〜６3のうち、出力ポート６0、６1については、辺７側
の周辺部の辺９側に配置し、出力ポート６2、６3につい
ては、辺７側の周辺部の辺１０側に配置したものであ
る。
【０００５】
【発明が解決しようとする課題】従来、かかるＳＲＡＭ
は、記憶容量もそれほど大きくなく、そのため、チップ
面積もそれほど大きくなく、出力ポート６0、６1と、出
力ポート６2、６3との間の距離もそれほど離れていなか
った。
【０００６】ところが、近年、ＳＲＡＭは、その記憶容
量を増大し、これに伴って、チップ面積を増大し、出力
ポート間の距離が大きくなり、その分、データバスが長
くなり、高速化に対応できない状態となってきている。
【０００７】本発明は、かかる点に鑑み、データバスを
短く構成し、高速化を図ることができるようにしたＳＲ
ＡＭ等の半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明中、第１の発明に
よる半導体記憶装置は、半導体チップの素子形成面上、
第１の辺の方向を列方向として行列状にメモリセルを配
置し、第１の辺と同一の方向にビット線対を設けると共
に、第１の辺側の周辺部の第１の辺に直交する第２及び
第３の辺側にそれぞれ一又は複数の出力ポート又は入出
力ポートを設けて構成される半導体記憶装置を改良する
ものである。
【０００９】この第１の発明においては、第１の辺側の
周辺部の第２の辺側に設けられる一又は複数の出力ポー
ト又は入出力ポートにデータを転送すべきビット線対に
対応して設けられるべきデータ取り出しゲート及びデー
タバスは、第２の辺側に配置され、また、第１の辺側の
周辺部の第３の辺側に設けられる一又は複数の出力ポー
ト又は入出力ポートにデータを転送すべきビット線対に
対応して設けられるべきデータ取り出しゲート及びデー
タバスは、第３の辺側に配置される。
【００１０】本発明中、第２の発明による半導体記憶装
置は、半導体チップの素子形成面上、第１の辺の方向を
列方向として行列状にメモリセルを配置し、第１の辺と
同一の方向にビット線対を設けると共に、第１の辺に直
交する第２及び第３の辺側の周辺部の略中央部にそれぞ
れ一又は複数の出力ポート又は入出力ポートを設けて構
成される半導体記憶装置を改良するものである。
【００１１】この第２の発明においては、第２の辺側の
周辺部の略中央部に設けられる一又は複数の出力ポート
又は入出力ポートにデータを転送すべきビット線対に対
応して設けられるべきデータ取り出しゲート及びデータ
バスは、第２の辺側に配置され、また、第３の辺側の周
辺部の略中央部に設けられる一又は複数の出力ポート又
は入出力ポートにデータを転送すべきビット線対に対応
して設けられるべきデータ取り出しゲート及びデータバ
スは、第３の辺側に配置される。
【００１２】
【作用】第１の発明によれば、半導体チップの素子形成
面上、第１の辺の方向を列方向として行列状にメモリセ
ルを配置し、第１の辺と同一の方向にビット線対を設け
ると共に、第１の辺側の周辺部の第１の辺に直交する第
２及び第３の辺側にそれぞれ一又は複数の出力ポート又
は入出力ポートを設けて構成される半導体記憶装置にお
いて、データバスを短く構成することができる。
【００１３】第２の発明によれば、半導体チップの素子
形成面上、第１の辺の方向を列方向として行列状にメモ
リセルを配置し、第１の辺と同一の方向にビット線対を
設けると共に、第１の辺に直交する第２及び第３の辺側
の周辺部の略中央部にそれぞれ一又は複数の出力ポート
又は入出力ポートを設けて構成される半導体記憶装置に
おいて、データバスを短く構成することができる。
【００１４】
【実施例】以下、図１〜図６を参照して、本発明の第１
実施例〜第４実施例につき、本発明をＳＲＡＭに適用し
た場合を例にして説明する。
【００１５】第１実施例・・図１、図２ 図１は、本発明の第１実施例を示す概略的平面図であ
り、この第１実施例は、ＪＥＤＥＣが定める図２に示す
ピン配置規格に対応させるように構成したものである。
【００１６】なお、図２において、Ｖccは高電圧側の電
源電圧、Ｖssは低電圧側の電源電圧、Ａ０〜Ａ１８はア
ドレス、ＤＯ０〜ＤＯ７はデータ、／Ｗはライトイネー
ブル信号、／Ｅはチップセレクト信号、／Ｇはアウトイ
ネーブル信号、ＮＣはノーコネクションを意味してい
る。
【００１７】ここに、図１において、１１はチップ本
体、１２はメモリセルアレイ、１３Ａ、１３Ｂはビット
線、１４Ａ、１４Ｂはデータ取り出しゲート、１５Ａ、
１５Ｂはデータバス、１６0〜１６7は出力ポートであ
り、電源用パッド等、他のパッドは、その図示を省略し
ている。
【００１８】なお、ビット線１３Ａは、出力ポート１６
0〜１６2にメモリセルのデータを転送すべきビット線、
ビット線１３Ｂは、出力ポート１６3〜１６7にメモリセ
ルのデータを転送すべきビット線である。
【００１９】ここに、この第１実施例においては、ビッ
ト線対１３Ａ、１３Ａと、ビット線対１３Ｂ、１３Ｂと
は、これらを一対毎に交互に配列させる部分を含んで、
全体としては、ビット線対１３Ａ、１３Ａの数と、ビッ
ト線対１３Ｂ、１３Ｂの数とが３対５となるように配列
させている。
【００２０】また、データ取り出しゲート１４Ａ及びデ
ータバス１５Ａは、ビット線１３Ａに対応して設けられ
ているデータ取り出しゲート及びデータバスであり、デ
ータ取り出しゲート１４Ｂ及びデータバス１５Ｂは、ビ
ット線１３Ｂに対応して設けられているデータ取り出し
ゲート及びデータバスである。
【００２１】即ち、この第１実施例においては、チップ
本体１１の素子形成面の幅方向、即ち、短辺１７、１８
と同一の方向にビット線１３Ａ、１３Ｂを設けると共
に、短辺１７側の周辺部の長辺１９側に出力ポート１６
0〜１６2を設け、短辺１７側の周辺部の長辺２０側に出
力ポート１６3〜１６7を設けている。
【００２２】そして、出力ポート１６0〜１６2にメモリ
セルのデータを転送すべきビット線１３Ａに対応して設
けられるべきデータ取り出しゲート１４Ａ及びデータバ
ス１５Ａをともに長辺１９側に配置させると共に、デー
タバス１５Ａを各ビット対毎に出力ポート１６0〜１６2
に対応する出力回路（図示せず）に接続させている。
【００２３】また、出力ポート１６3〜１６7にメモリセ
ルのデータを転送すべきビット線１３Ｂに対応して設け
られるべきデータ取り出しゲート１４Ｂ及びデータバス
１５Ｂをともに長辺２０側に配置させると共に、データ
バス１５Ｂを各ビット対毎に出力ポート１６3〜１６7に
対応する出力回路（図示せず）に接続させている。
【００２４】この第１実施例によれば、記憶容量が増大
し、これに伴って、チップ面積が増大し、出力ポート１
６0〜１６2と、出力ポート１６3〜１６7との間の距離が
大きくなってしまう場合においても、データバス１５
Ａ、１５Ｂを長く引き回さないで済むので、高速化を図
ることができる。
【００２５】なお、この第１実施例においては、データ
取り出しゲートを、データ取り出しゲート１４Ａ、１４
Ｂに分割しているが、これらデータ取り出しゲート１４
Ａ、１４Ｂを駆動する回路はデジタル回路であり、その
高速化が図られているので、分割することにより高速化
の妨げとなることはない。
【００２６】また、出力ポート１６0〜１６2と、出力ポ
ート１６3〜１６7との間の距離は、ビット線１３Ａ（１
３Ｂ）の長さの２分の１以上にすることが、データバス
１５Ａ、１５Ｂを余りに長く引き回さなければならない
出力ポートをなくし、データバス１５Ａ、１５Ｂを短く
構成する上で好適である。
【００２７】第２実施例・・図３、図４ 図３は、本発明の第２実施例を示す概略的平面図であ
り、この第２実施例は、近年、新たに提案されている図
４に示すピン配置規格に対応させるように構成したもの
である。なお、図４において、Ａはアドレス、ＤＯはデ
ータの意味であり、その他については、図２の場合と同
様である。
【００２８】ここに、図３において、２１はチップ本
体、２２はメモリセルアレイ、２３Ａ、２３Ｂはビット
線、２４Ａ、２４Ｂはデータ取り出しゲート、２５Ａ、
２５Ｂはデータバス、２６0〜２６3は出力ポートであ
り、電源用パッド等、他のパッドは、その図示を省略し
ている。
【００２９】なお、ビット線２３Ａは、出力ポート２６
0、２６1にメモリセルのデータを転送すべきビット線、
ビット線２３Ｂは、出力ポート２６2、２６3にメモリセ
ルのデータを転送すべきビット線であり、この第２実施
例においては、ビット線対２３Ａ、２３Ａと、ビット線
対２３Ｂ、２３Ｂとを一対ごとに交互に配列させてい
る。
【００３０】また、データ取り出しゲート２４Ａ及びデ
ータバス２５Ａは、ビット線２３Ａに対応して設けられ
ているデータ取り出しゲート及びデータバスであり、デ
ータ取り出しゲート２４Ｂ及びデータバス２５Ｂは、ビ
ット線２３Ｂに対応して設けられているデータ取り出し
ゲート及びデータバスである。
【００３１】即ち、この第２実施例においては、チップ
本体２１の素子形成面の幅方向、即ち、短辺２７、２８
と同一の方向にビット線２３Ａ、２３Ｂを設けると共
に、長辺２９側の周辺部の略中央部に出力ポート２
６0、２６1を設け、長辺３０側の周辺部の略中央部に出
力ポート２６2、２６3を設けている。
【００３２】そして、出力ポート２６0、２６1にメモリ
セルのデータを転送すべきビット線２３Ａに対応して設
けられるべきデータ取り出しゲート２４Ａ及びデータバ
ス２５Ａをともに長辺２９側に配置させると共に、デー
タバス２５Ａを各ビット対毎に出力ポート２６0、２６1
に対応する出力回路（図示せず）に接続させている。
【００３３】また、出力ポート２６2、２６3にメモリセ
ルのデータを転送すべきビット線２３Ｂに対応して設け
られるべきデータ取り出しゲート２４Ｂ及びデータバス
２５Ｂをともに長辺３０側に配置させると共に、データ
バス２５Ｂを各ビット対毎に出力ポート２６2、２６3に
対応する出力回路（図示せず）に接続させている。
【００３４】この第２実施例によれば、新たに提案され
ている図４に示すピン配置規格に対応させる場合におい
て、出力ポート２６0、２６1にデータを転送するデータ
バス２５Ａ及び出力ポート２６2、２６3にデータを転送
するデータバス２５Ｂを長く引き回さないで済むので、
高速化を図ることができる。
【００３５】なお、この第２実施例においても、データ
取り出しゲートを、データ取り出しゲート２４Ａ、２４
Ｂに分割しているが、これらデータ取り出しゲート２４
Ａ、２４Ｂを駆動する回路はデジタル回路であり、その
高速化が図られているので、分割することにより高速化
の妨げとなることはない。
【００３６】第３実施例・・図５ 第１実施例（図１）においては、ビット線対１３Ａ、１
３Ａとビット線対１３Ｂ、１３Ｂとを一対毎に交互に配
列させる部分を含んで、全体としては、ビット線対１３
Ａ、１３Ａの数とビット線対１３Ｂ、１３Ｂの数とが３
対５となるように配列させているが、この代わりに、図
５に示すように、ビット線対１３Ａ、１３Ａとビット線
対１３Ｂ、１３Ｂとを、それぞれ、２対以上、任意の数
を単位として、これらを交互に配列する部分を含んで、
全体としては、ビット線対１３Ａ、１３Ａの数と、ビッ
ト線対１３Ｂ、１３Ｂの数とが３対５となるように配列
させるように構成することもでき、この場合にも、第１
実施例の場合と同様の効果を得ることができる。
【００３７】第４実施例・・図６ 第２実施例（図３）においては、ビット線対２３Ａ、２
３Ａとビット線対２３Ｂ、２３Ｂとを一対毎に交互に配
列した場合につき述べたが、この代わりに、図６に示す
ように、ビット線対２３Ａ、２３Ａとビット線対２３
Ｂ、２３Ｂとを、それぞれ、２対以上、任意の数を単位
として、これらを交互に配列するように構成することも
でき、この場合にも、第２実施例の場合と同様の効果を
得ることができる。
【００３８】
【発明の効果】本発明中、第１の発明によれば、半導体
チップの素子形成面上、第１の辺の方向を列方向として
行列状にメモリセルを配置し、第１の辺と同一の方向に
ビット線対を設けると共に、第１の辺側の周辺部の前記
第１の辺に直交する第２及び第３の辺側にそれぞれ一又
は複数の出力ポート又は入出力ポートを設けて構成され
る半導体記憶装置において、データバスを短く構成し、
高速化を図ることができる。
【００３９】また、第２の発明によれば、半導体チップ
の素子形成面上、第１の辺の方向を列方向として行列状
にメモリセルを配置し、第１の辺と同一の方向にビット
線対を設けると共に、第１の辺に直交する第２及び第３
の辺側の周辺部の略中央部にそれぞれ一又は複数の出力
ポート又は入出力ポートを設けて構成される半導体記憶
装置において、データバスを短く構成し、高速化を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す概略的平面図であ
る。
【図２】ピン配置規格の一例を示す図である。
【図３】本発明の第２実施例を示す概略的平面図であ
る。
【図４】ピン配置規格の他の例を示す図である。
【図５】第３実施例を示す概略的平面図である。
【図６】第４実施例を示す概略的平面図である。
【図７】従来のＳＲＡＭを示す概略的平面図である。
【符号の説明】
１１ チップ本体 １２ メモリセルアレイ部 １３Ａ、１３Ｂ ビット線 １４Ａ、１４Ｂ データ取り出しゲート １５Ａ、１５Ｂ データバス １６0〜１６7 出力ポート ２１ チップ本体 ２２ メモリセルアレイ部 ２３Ａ、２３Ｂ ビット線 ２４Ａ、２４Ｂ データ取り出しゲート ２５Ａ、２５Ｂ データバス ２６0〜２６3 出力ポート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの素子形成面上、第１の辺の
    方向を列方向として行列状にメモリセルを配置し、前記
    第１の辺と同一の方向にビット線対を設けると共に、前
    記第１の辺側の周辺部の前記第１の辺に直交する第２及
    び第３の辺側にそれぞれ一又は複数の出力ポート又は入
    出力ポートを設けて構成される半導体記憶装置におい
    て、 前記第１の辺側の周辺部の前記第２の辺側に設けられる
    一又は複数の出力ポート又は入出力ポートにデータを転
    送すべきビット線対に対応して設けられるべきデータ取
    り出しゲート及びデータバスは、前記第２の辺側に配置
    し、 前記第１の辺側の周辺部の前記第３の辺側に設けられる
    一又は複数の出力ポート又は入出力ポートにデータを転
    送すべきビット線対に対応して設けられるべきデータ取
    り出しゲート及びデータバスは、前記第３の辺側に配置
    して構成されていることを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１の辺側の周辺部の前記第２の辺側
    に設けられる一又は複数の出力ポート又は入出力ポート
    と、前記第１の辺側の周辺部の前記第３の辺側に設けら
    れる一又は複数の出力ポート又は入出力ポートとは、前
    記ビット線対の長さの２分の１以上離れていることを特
    徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】半導体チップの素子形成面上、第１の辺の
    方向を列方向として行列状にメモリセルを配置し、前記
    第１の辺と同一の方向にビット線対を設けると共に、前
    記第１の辺に直交する第２及び第３の辺側の周辺部の略
    中央部にそれぞれ一又は複数の出力ポート又は入出力ポ
    ートを設けて構成される半導体記憶装置において、 前記第２の辺側の周辺部の略中央部に設けられる一又は
    複数の出力ポート又は入出力ポートにデータを転送すべ
    きビット線対に対応して設けられるべきデータ取り出し
    ゲート及びデータバスは、前記第２の辺側に配置し、 前記第３の辺側の周辺部の略中央部に設けられる一又は
    複数の出力ポート又は入出力ポートにデータを転送すべ
    きビット線対に対応して設けられるべきデータ取り出し
    ゲート及びデータバスは、前記第３の辺側に配置して構
    成されていることを特徴とする半導体記憶装置。
  4. 【請求項４】前記半導体記憶装置は、フリップフロップ
    をメモリセルとして構成されるスタティック・ランダム
    ・アクセス・メモリであることを特徴とする請求項１、
    ２又は３記載の半導体記憶装置。
JP3241054A 1991-09-20 1991-09-20 半導体記憶装置 Withdrawn JPH0582746A (ja)

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JP3241054A JPH0582746A (ja) 1991-09-20 1991-09-20 半導体記憶装置
US07/945,925 US5367480A (en) 1991-09-20 1992-09-17 Semiconductor memory
KR1019920017208A KR970008144B1 (ko) 1991-09-20 1992-09-21 반도체 메모리

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JP3241054A JPH0582746A (ja) 1991-09-20 1991-09-20 半導体記憶装置

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