JPH02264533A - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JPH02264533A JPH02264533A JP1083897A JP8389789A JPH02264533A JP H02264533 A JPH02264533 A JP H02264533A JP 1083897 A JP1083897 A JP 1083897A JP 8389789 A JP8389789 A JP 8389789A JP H02264533 A JPH02264533 A JP H02264533A
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- JP
- Japan
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- Granted
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- 230000005540 biological transmission Effects 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送方式に関し、特にデータの伝送にお
けるフレームパルスとデータとをシリアルに伝送する伝
送方式に関するものである。
けるフレームパルスとデータとをシリアルに伝送する伝
送方式に関するものである。
従来、この種のデータ伝送方式としては、データとフレ
ームパルスとを別線で送る方法もしくはＣＭＩ コー
ドを用い、ＣＭＩ 符号バイオレーションを用いてフ
レームパルスを重畳する方式がある。
ームパルスとを別線で送る方法もしくはＣＭＩ コー
ドを用い、ＣＭＩ 符号バイオレーションを用いてフ
レームパルスを重畳する方式がある。
前述した従来のデータ伝送方式は、別線送υ方法ではデ
ータとフレームパルスとを送るための配線が２本必要で
ちゃ、ＣＭＩ 符号を用いる方法ではブロック同期をと
るための回路が複雑となるという課題があった。
ータとフレームパルスとを送るための配線が２本必要で
ちゃ、ＣＭＩ 符号を用いる方法ではブロック同期をと
るための回路が複雑となるという課題があった。
このような課題を解決するために本発明のデータ伝送方
式は、フレームパルスを符号「ＩＩＪ 、情報「０」を
符号「００Ｊ 、情報「１」を符号「０１」としてシリ
アル伝送するものである。
式は、フレームパルスを符号「ＩＩＪ 、情報「０」を
符号「００Ｊ 、情報「１」を符号「０１」としてシリ
アル伝送するものである。
本発明における他のデータ伝送方式は、入力データ列を
一定時間遅延し、入力データ列とのアンド操作を行なう
ことによってフレームパルスｔｓ出するものである。
一定時間遅延し、入力データ列とのアンド操作を行なう
ことによってフレームパルスｔｓ出するものである。
本発明においては、フレームパルス重畳部分のみ「１」
が２個連続しているので、アンド操作で少なくとも１ビ
ツトの「１」が出力される。
が２個連続しているので、アンド操作で少なくとも１ビ
ツトの「１」が出力される。
次に本発明について図面を参照して説明する。
第１図は本発明によるデータ伝送方式の一実施例を説明
するための送受信機のブロック図である。
するための送受信機のブロック図である。
同図において、１は送信情報が印加される入力端子、２
は例えばエンコーダ機能を有している送信機、３は送信
出力データが得られる出力端子である。また、１１はＤ
７リツプフロツプ１２およびアンドゲート１３を有する
受信機、１４は前記送信出力データが印加される入力端
子、１５は受信出力データが得られる出力端子、１６は
Ｏフリップフロップ１２を駆動させるクロックパルスＣ
Ｋが図示しない装置から印加されるクロックパルス入力
端子である。
は例えばエンコーダ機能を有している送信機、３は送信
出力データが得られる出力端子である。また、１１はＤ
７リツプフロツプ１２およびアンドゲート１３を有する
受信機、１４は前記送信出力データが印加される入力端
子、１５は受信出力データが得られる出力端子、１６は
Ｏフリップフロップ１２を駆動させるクロックパルスＣ
Ｋが図示しない装置から印加されるクロックパルス入力
端子である。
このような構成において、送信機２の入力端子１に第２
図（＆）に示すような送信情報、例えばフレームパルス
ｐｆ、情報「１」、情報「１」、情報ｒＯＪがＪｌｔｉ
次シリアシリアルされると、その出力端子３には同図（
Ｃ）に示すようにフレームパルスＰｆ Ｋ対して符号「
ｉｌ」、情報「１１に対して符号ｒ１．ＯＪ。
図（＆）に示すような送信情報、例えばフレームパルス
ｐｆ、情報「１」、情報「１」、情報ｒＯＪがＪｌｔｉ
次シリアシリアルされると、その出力端子３には同図（
Ｃ）に示すようにフレームパルスＰｆ Ｋ対して符号「
ｉｌ」、情報「１１に対して符号ｒ１．ＯＪ。
情報「０」に対して符号「００」とするデータ列「１１
１０１０００・・・・・」が出力される。
１０１０００・・・・・」が出力される。
このデータ列「１１１０１０００・・・・・Ｊは受信機
１１０入力端子１４にシリアルに入力されると、Ｄフリ
ップフロップ１２のＤ入力端に入力され同図（ｂ）に示
すクロックパルスの立ち上クタイミングに同期して取り
込まれ、この入力データ列が同図（ｄ）に示すように遅
延時間ｔだけ遅延されてＱ出力端に出力される。そして
プントゲート１３によ５Ｑ出力と入力データ列とのアン
ド操作を行カうと、同図（、）に示ｆＬうにその論理積
出力が送出されるので、フレームパルスＰ！に対応する
部分のみが信号として出力される。したがってフレーム
パルスＰｆ のみを検出することができる。
１１０入力端子１４にシリアルに入力されると、Ｄフリ
ップフロップ１２のＤ入力端に入力され同図（ｂ）に示
すクロックパルスの立ち上クタイミングに同期して取り
込まれ、この入力データ列が同図（ｄ）に示すように遅
延時間ｔだけ遅延されてＱ出力端に出力される。そして
プントゲート１３によ５Ｑ出力と入力データ列とのアン
ド操作を行カうと、同図（、）に示ｆＬうにその論理積
出力が送出されるので、フレームパルスＰ！に対応する
部分のみが信号として出力される。したがってフレーム
パルスＰｆ のみを検出することができる。
なお、前述した実施例において、情報「】」の符号とし
て「１０」の代り Ｋ ｒｏｌＪを割ジ当てても同様の
効果が得られることは明白でおる。
て「１０」の代り Ｋ ｒｏｌＪを割ジ当てても同様の
効果が得られることは明白でおる。
以上説明したように本発明によれば、データとフレーム
パルスとを伝送するための配線が１本で済み、またＣＭ
Ｉ 符号を用いる方法と比較すると、ＣＭＩ 符号の
ブロック同期が不要となジ、回路が間単化できるという
極めて優れた効果が得られる。
パルスとを伝送するための配線が１本で済み、またＣＭ
Ｉ 符号を用いる方法と比較すると、ＣＭＩ 符号の
ブロック同期が不要となジ、回路が間単化できるという
極めて優れた効果が得られる。
第１図は本発明によるデータ伝送方式の一実施例を説明
するための送受信機のブロック図、第２図（、）〜（６
）はその動作を説明するタイミング図。 １・・・・入力端子、２・・・・送信機、３・・・・出
力端子、１１・・・・受信機、１２・・・・Ｄフリッグ
７０ング、１３・・・・アンドグー）、１４・・・・入
力端子、１５・・・・出力端子、１６・・・・クロック
パルス入力端子。 第２図
するための送受信機のブロック図、第２図（、）〜（６
）はその動作を説明するタイミング図。 １・・・・入力端子、２・・・・送信機、３・・・・出
力端子、１１・・・・受信機、１２・・・・Ｄフリッグ
７０ング、１３・・・・アンドグー）、１４・・・・入
力端子、１５・・・・出力端子、１６・・・・クロック
パルス入力端子。 第２図
Claims (2)
- （１）フレームパルスを符号「１１」、情報「０」を符
号「００」および情報「１」を符号「１０」としてシリ
アル伝送することを特徴としたデータ伝送方式。 - （２）請求項１において、入力データ列を一定時間遅延
し、入力データ列のアンド操作を行なうことによりフレ
ームパルスを検出することを特徴としたデータ伝送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083897A JPH0824287B2 (ja) | 1989-04-04 | 1989-04-04 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083897A JPH0824287B2 (ja) | 1989-04-04 | 1989-04-04 | データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264533A true JPH02264533A (ja) | 1990-10-29 |
| JPH0824287B2 JPH0824287B2 (ja) | 1996-03-06 |
Family
ID=13815422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083897A Expired - Lifetime JPH0824287B2 (ja) | 1989-04-04 | 1989-04-04 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824287B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460814A (en) * | 1977-10-25 | 1979-05-16 | Nippon Telegr & Teleph Corp <Ntt> | Timing circuit of dipulse system |
-
1989
- 1989-04-04 JP JP1083897A patent/JPH0824287B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460814A (en) * | 1977-10-25 | 1979-05-16 | Nippon Telegr & Teleph Corp <Ntt> | Timing circuit of dipulse system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824287B2 (ja) | 1996-03-06 |
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