JPH02265322A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH02265322A JPH02265322A JP8635389A JP8635389A JPH02265322A JP H02265322 A JPH02265322 A JP H02265322A JP 8635389 A JP8635389 A JP 8635389A JP 8635389 A JP8635389 A JP 8635389A JP H02265322 A JPH02265322 A JP H02265322A
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- JP
- Japan
- Prior art keywords
- output
- level
- circuit
- output terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力回路に関し、特に、各種ロジックＩＣの
出力回路に関する。
出力回路に関する。
近年、各種ロジックＩＣ，例えばＴＴＬ型や５ＴＴＬ型
ロジツクあるいは０ＭＯ３型ロジックＩＣは一段と高速
化する傾向にある。また、ＩＣの多機能化による多ピン
化傾向も著しい。
ロジツクあるいは０ＭＯ３型ロジックＩＣは一段と高速
化する傾向にある。また、ＩＣの多機能化による多ピン
化傾向も著しい。
第４図は、ロジックＩＣの出力回路の一例を示す図で、
出力回路１は、Ｈレベル電源線（以下、ＶＣＣ）とＬレ
ベル電源線（以下、ＧＮＤ）との間にトーテムポール接
続されたＨレベル出力トランジスタＴ＋いＴｌｂおよび
Ｌレベル出力トランジスタＴ２と、これら両出力トラン
ジスタの接続点から引き出された出力端子２と、入力信
号Ｖｉに応じて上記両出力トランジスタの一方を導通さ
せるフェーズスプリットトランジスタＴ、とを備えてい
る。なお、Ｔ ４ 、Ｔ ｓはトランジスタ、ＲＩ〜Ｒ
８は抵抗、Ｄ＋ はショットキーバリアダイオード、３
は入力端子、■。は出力信号である。
出力回路１は、Ｈレベル電源線（以下、ＶＣＣ）とＬレ
ベル電源線（以下、ＧＮＤ）との間にトーテムポール接
続されたＨレベル出力トランジスタＴ＋いＴｌｂおよび
Ｌレベル出力トランジスタＴ２と、これら両出力トラン
ジスタの接続点から引き出された出力端子２と、入力信
号Ｖｉに応じて上記両出力トランジスタの一方を導通さ
せるフェーズスプリットトランジスタＴ、とを備えてい
る。なお、Ｔ ４ 、Ｔ ｓはトランジスタ、ＲＩ〜Ｒ
８は抵抗、Ｄ＋ はショットキーバリアダイオード、３
は入力端子、■。は出力信号である。
このような構成の出力回路１においては、ＶｔがＬレベ
ルで人力されると、Ｔ、によりＴｌｍ、Ｔ１、が導通状
態にされる結果、ｖｏはＨレベルとなり、一方、Ｖｔが
Ｈレベルで入力されると、Ｔ。
ルで人力されると、Ｔ、によりＴｌｍ、Ｔ１、が導通状
態にされる結果、ｖｏはＨレベルとなり、一方、Ｖｔが
Ｈレベルで入力されると、Ｔ。
によりＴ２が導通状態にされる結果、ｖｏはＬレベルと
なる。ここで、Ｔ、ａ、Ｔ、 、Ｔ、 、Ｔ、などのト
ランジスタはショットキーバリアダイオード付のものが
使用されており、動作速度の向上に貢献している。
なる。ここで、Ｔ、ａ、Ｔ、 、Ｔ、 、Ｔ、などのト
ランジスタはショットキーバリアダイオード付のものが
使用されており、動作速度の向上に貢献している。
ところで、高速動作する出力回路１を複数備えたＩＣに
おいては、複数の出力を同時に変化させた場合に、出力
信号の遅延時間が延びるといった不具合が知られている
。
おいては、複数の出力を同時に変化させた場合に、出力
信号の遅延時間が延びるといった不具合が知られている
。
これは、同時に変化する出力の影響で、電源や接地の電
位が変動し、例えば接地電位がＯＶよりも負側に変動し
た場合に、ｖｏの電位上昇が遅れ、これによって出力信
号のし一＋Ｈ変化時の遅延時間が延びるためである。
位が変動し、例えば接地電位がＯＶよりも負側に変動し
た場合に、ｖｏの電位上昇が遅れ、これによって出力信
号のし一＋Ｈ変化時の遅延時間が延びるためである。
第５図はこうした不具合の具体例を示すタイミングチャ
ートで、他の出力が変化した際に、入力信号ＶｉがＶＡ
ＮからＶｉＬへと立下った場合、出力信号Ｖ０は■で示
すように直ちに立上るのが望ましいが、他の出力の変化
に伴う接地電位の変動（ＯＶよりも負側に低下する変動
）に影響されて、この場合の実際の出力信号■。の立上
りは、■〜■の何れかになる。そして、■〜■の何れに
なるかは、同時に変化する出力の数によって決まり、そ
の数が多い程■→■→■・・・・・・へと遅延時間が大
きくなる。
ートで、他の出力が変化した際に、入力信号ＶｉがＶＡ
ＮからＶｉＬへと立下った場合、出力信号Ｖ０は■で示
すように直ちに立上るのが望ましいが、他の出力の変化
に伴う接地電位の変動（ＯＶよりも負側に低下する変動
）に影響されて、この場合の実際の出力信号■。の立上
りは、■〜■の何れかになる。そして、■〜■の何れに
なるかは、同時に変化する出力の数によって決まり、そ
の数が多い程■→■→■・・・・・・へと遅延時間が大
きくなる。
従来、こうした遅延時間の不具合を解決する方法として
は、例えば出力の変化（過渡応答）を遅くする方法が採
られていた。
は、例えば出力の変化（過渡応答）を遅くする方法が採
られていた。
しかしながら、従来の過渡応答を遅（する方法にあって
は、高速性を犠牲にせざるを得ないといった問題点を含
むものであった。
は、高速性を犠牲にせざるを得ないといった問題点を含
むものであった。
そこで、本発明は、高速性を犠牲にすることな（、遅延
時間の短縮化を図ることを目的としている。
時間の短縮化を図ることを目的としている。
本発明に係る出力回路は上記目的を達成するために、Ｈ
レベル電源線とＬレベル電源線との間にトーテムポール
接続されたＨレベル出力トランジスタおよびＬレベルト
ランジスタと、該両出力トランジスタの接続点から引き
出された出力端子と、入力信号に応じて上記両出力トラ
ンジスタの一方を導通させるフェーズスプリントトラン
ジスタとを備えた出力回路において、ダイオードと抵抗
とを直列に接続してプルアップ回路を構成し、該プルア
ップ回路を、ダイオードのカソード側が出力端子に向く
ようにして、前記Ｈレベル電源線と出力端子との間に接
続して構成したことを特徴としている。
レベル電源線とＬレベル電源線との間にトーテムポール
接続されたＨレベル出力トランジスタおよびＬレベルト
ランジスタと、該両出力トランジスタの接続点から引き
出された出力端子と、入力信号に応じて上記両出力トラ
ンジスタの一方を導通させるフェーズスプリントトラン
ジスタとを備えた出力回路において、ダイオードと抵抗
とを直列に接続してプルアップ回路を構成し、該プルア
ップ回路を、ダイオードのカソード側が出力端子に向く
ようにして、前記Ｈレベル電源線と出力端子との間に接
続して構成したことを特徴としている。
本発明では、プルアップ回路によって出力端子の電位が
引き上げられる。
引き上げられる。
したがって、例えば、他の出力の変動に起因した出力端
子の電位変動が抑えられ、出力信号のＬ→Ｈ変化が速や
かに行われるようになる。
子の電位変動が抑えられ、出力信号のＬ→Ｈ変化が速や
かに行われるようになる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る出力回路の第１実施例を示す図で
あり、第４図と同一の構成部品には同一番号を付す。
あり、第４図と同一の構成部品には同一番号を付す。
第１図において、５はプルアップ回路であり、プルアッ
プ回路５は、■。、とＶ、との間に直列接続された抵抗
Ｒａとショットキーバリアダイオード（ダイオード）Ｄ
ａとから構成され、ショットキーバリアダイオードＤａ
のカソード側（図中にで示す）が出力端子２を向（よう
にして接続されている。
プ回路５は、■。、とＶ、との間に直列接続された抵抗
Ｒａとショットキーバリアダイオード（ダイオード）Ｄ
ａとから構成され、ショットキーバリアダイオードＤａ
のカソード側（図中にで示す）が出力端子２を向（よう
にして接続されている。
このような構成において、入力信号ＶｉがＬ→Ｈへと変
化すると、Ｔｌｍ、Ｔ１．が導通状態（以下、オン）か
ら非導通状態（以下、オフ）へと変化する一方で、Ｔ２
がオフからオンへと変化し、出力信号ｖ０の電位がＬレ
ベルにされる。
化すると、Ｔｌｍ、Ｔ１．が導通状態（以下、オン）か
ら非導通状態（以下、オフ）へと変化する一方で、Ｔ２
がオフからオンへと変化し、出力信号ｖ０の電位がＬレ
ベルにされる。
今、同時に変化する他の出力によって出力端子２の電位
が０■から負側に変動しようとした場合、プルアップ回
路５を介して■。、からＴ２へと流れる電流１１により
上記変動が抑えられる。その結果、出力端子２の電位は
Ｌレベル付近に保たれることになる。すなわち、入力信
号ＶｉがＨ−＋Ｌへと変化した場合には、出力端子２の
電位は上記Ｌレベル付近に保たれた電位から上昇するこ
とになり、出力信号■。のＬ→Ｈ変化時の遅延時間を短
縮化することができる。しかも、過渡応答を遅らせる必
要がないので、高速性を犠牲にすることはない、また、
プルアップ回路５にＤａを挿入したことにより、出力端
子２の電位が仮にｖｃｃよりも高くなった場合の出力端
子２からＶＣＣへと流れ込む電流を阻止することができ
る。
が０■から負側に変動しようとした場合、プルアップ回
路５を介して■。、からＴ２へと流れる電流１１により
上記変動が抑えられる。その結果、出力端子２の電位は
Ｌレベル付近に保たれることになる。すなわち、入力信
号ＶｉがＨ−＋Ｌへと変化した場合には、出力端子２の
電位は上記Ｌレベル付近に保たれた電位から上昇するこ
とになり、出力信号■。のＬ→Ｈ変化時の遅延時間を短
縮化することができる。しかも、過渡応答を遅らせる必
要がないので、高速性を犠牲にすることはない、また、
プルアップ回路５にＤａを挿入したことにより、出力端
子２の電位が仮にｖｃｃよりも高くなった場合の出力端
子２からＶＣＣへと流れ込む電流を阻止することができ
る。
このように本実施例においては、ＶＣＣと出力端子２と
の間に、ＲａおよびＤａからなるプルアップ回路５を設
けたので、同時に変化する出力の影響によって引き起こ
される出力端子２の電位変動を抑えることができ、入力
信号ＶｔがＨ−４Ｌレベルへと変化した際の出力信号ｖ
０のＬ→Ｈ変化時の遅延時間を短縮化することができる
。
の間に、ＲａおよびＤａからなるプルアップ回路５を設
けたので、同時に変化する出力の影響によって引き起こ
される出力端子２の電位変動を抑えることができ、入力
信号ＶｔがＨ−４Ｌレベルへと変化した際の出力信号ｖ
０のＬ→Ｈ変化時の遅延時間を短縮化することができる
。
第２図は出力信号ｖ０のＬ−Ｈ変化時の遅延時間をシミ
ュレーションしたグラフである。第２図において、破線
は入力信号Ｖｉ、実線は本実施例を適用した場合の出力
信号■。、仮想線は本実施例を通用しない場合の出力信
号Ｖ、／であり、Ｖｉの立下り変化からｖｏの立上り変
化までの遅延時間はＴａ、一方、ｖｏ′までの遅延時間
はＴｂで示されている。すなわち、他の出力の変化に伴
う電位変動を効果的に抑えることができる結果、遅延時
間をＴｂ−＋Ｔａへと改善することができる。
ュレーションしたグラフである。第２図において、破線
は入力信号Ｖｉ、実線は本実施例を適用した場合の出力
信号■。、仮想線は本実施例を通用しない場合の出力信
号Ｖ、／であり、Ｖｉの立下り変化からｖｏの立上り変
化までの遅延時間はＴａ、一方、ｖｏ′までの遅延時間
はＴｂで示されている。すなわち、他の出力の変化に伴
う電位変動を効果的に抑えることができる結果、遅延時
間をＴｂ−＋Ｔａへと改善することができる。
なお、上記実施例では、Ｒａを抵抗として表しているが
、これに限るものではない。例えば、第３図に本発明に
係る出力回路の第２実施例を示すように、ＮチャネルＭ
Ｏ３）ランジスタＴＮを負性抵抗として使用してもよい
、そして、゛このＴＨに、第１実施例と同様なショット
キーバリアダイオード（Ｄａ）を直列接続してプルアッ
プ回路６を構成してもよいが、Ｄａに代えてＰＮ接合ダ
イオード（ダイオード）Ｄｂを使用してもよい。これは
、特にＢ ｉ−ＣＭＯ３回路で有効と思われる。
、これに限るものではない。例えば、第３図に本発明に
係る出力回路の第２実施例を示すように、ＮチャネルＭ
Ｏ３）ランジスタＴＮを負性抵抗として使用してもよい
、そして、゛このＴＨに、第１実施例と同様なショット
キーバリアダイオード（Ｄａ）を直列接続してプルアッ
プ回路６を構成してもよいが、Ｄａに代えてＰＮ接合ダ
イオード（ダイオード）Ｄｂを使用してもよい。これは
、特にＢ ｉ−ＣＭＯ３回路で有効と思われる。
本発明によれば、高速性を犠牲にすることなく、遅延時
間を短縮化することができる。
間を短縮化することができる。
第１．２図は本発明に係る出力回路の第１実施例を示す
図であり、 第１図はその構成図、 第２図はそのシュミレーション結果を示すグラフ、 第３図は本発明に係る出力回路の第２実施例を示すその
構成図、 第４．５図は従来の出力回路を示す図であり、第４図は
その構成図、 第５図はその課題を説明するためのグラフである。 ■。、・・・・・・Ｈレベル電源線、 ＧＮＤ・・・・・・Ｌレベル！ ’６１ Ｌ’Ａ、Ｔ、
、、Ｔ、、・・・・・・Ｈレベル出力トランジスタ、Ｔ
２・・・・・・Ｌレベル出力トランジスタ、Ｔ、・・・
・・・フェーズスプリットトランジスタ、Ｒａ・・・・
・・抵抗、 Ｄａ・・・・・・ショットキーバリアダイオード（ダイ
オード）、 ＴＮ・・・・・・ＮチャネルＭＯ３）ランジスタ（抵抗
）Ｄｂ・・・・・・ＰＮ接合ダイオード（ダイオード）
、５．６・・・・・・プルアップ回路。 を 第１実施例のシミュレーション結果を示すグラフ第２図 第１実施例の構成図 第１＠ 第 図 従来の課題を説明するためのグラフ 第５図
図であり、 第１図はその構成図、 第２図はそのシュミレーション結果を示すグラフ、 第３図は本発明に係る出力回路の第２実施例を示すその
構成図、 第４．５図は従来の出力回路を示す図であり、第４図は
その構成図、 第５図はその課題を説明するためのグラフである。 ■。、・・・・・・Ｈレベル電源線、 ＧＮＤ・・・・・・Ｌレベル！ ’６１ Ｌ’Ａ、Ｔ、
、、Ｔ、、・・・・・・Ｈレベル出力トランジスタ、Ｔ
２・・・・・・Ｌレベル出力トランジスタ、Ｔ、・・・
・・・フェーズスプリットトランジスタ、Ｒａ・・・・
・・抵抗、 Ｄａ・・・・・・ショットキーバリアダイオード（ダイ
オード）、 ＴＮ・・・・・・ＮチャネルＭＯ３）ランジスタ（抵抗
）Ｄｂ・・・・・・ＰＮ接合ダイオード（ダイオード）
、５．６・・・・・・プルアップ回路。 を 第１実施例のシミュレーション結果を示すグラフ第２図 第１実施例の構成図 第１＠ 第 図 従来の課題を説明するためのグラフ 第５図
Claims (1)
- 【特許請求の範囲】 Ｈレベル電源線とＬレベル電源線との間にトーテムポー
ル接続されたＨレベル出力トランジスタおよびＬレベル
出力トランジスタと、該両出力トランジスタの接続点か
ら引き出された出力端子と、入力信号に応じて上記両出
力トランジスタの一方を導通させるフェーズスプリット
トランジスタとを備えた出力回路において、 ダイオードと抵抗とを直列に接続してプルアップ回路を
構成し、該プルアップ回路を、ダイオードのカソード側
が出力端子に向くようにして、前記Ｈレベル電源線と出
力端子との間に接続したことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8635389A JPH02265322A (ja) | 1989-04-05 | 1989-04-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8635389A JPH02265322A (ja) | 1989-04-05 | 1989-04-05 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265322A true JPH02265322A (ja) | 1990-10-30 |
Family
ID=13884519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8635389A Pending JPH02265322A (ja) | 1989-04-05 | 1989-04-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265322A (ja) |
-
1989
- 1989-04-05 JP JP8635389A patent/JPH02265322A/ja active Pending
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