JPH02266514A - ヘテロ構造の半導体デバイス及びその製造方法 - Google Patents

ヘテロ構造の半導体デバイス及びその製造方法

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JPH02266514A
JPH02266514A JP2052887A JP5288790A JPH02266514A JP H02266514 A JPH02266514 A JP H02266514A JP 2052887 A JP2052887 A JP 2052887A JP 5288790 A JP5288790 A JP 5288790A JP H02266514 A JPH02266514 A JP H02266514A
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semiconductor
layer
crystal
active layer
grown
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Yvan Galeuchet
イヴアン・ガリユシエ
Volker Graf
フオルカー・グラフ
Wilhelm Heuberger
ヴイルヘルム・ホイバーガー
Peter Roentgen
ペーテル・レントゲン
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International Business Machines Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＩＩＩ　−Ｖ族化合物半導体で構成され、少
なくとも１つの結晶面に依存して成長した埋込み活性層
を有する半導体構造をエピタキシャル成長させる方法に
関する。この活性層及びそれに隣接した埋込み層は、層
を被着する処理の間で成長チャンバから試料を取出す必
要のない単一ステップの成長処理によって作られるヘテ
ロ構造を形成する。この構造の層は、選択成長処理に対
して成長面及び非成長面を与える異なった結晶軸、方向
を持つパターン化された表面露出領域を有する半導体基
体上に成長される。また、本発明を適用して作られた埋
込ヘテロ構造の半導体デバイスが開示されている。
Ｂ、従来の技術及びその課題 現在の半導体デバイスの製造技術において、半導体デバ
イスの動作速度をより高速にし、実装密度をより高密度
にするために、半導体デバイスをより小さな構造にする
要求が高まっている。電子素子及びオプトエレクトロニ
ック素子において、この要求は埋込まれたヘテロ構造の
開発に向けられており、このヘテロ構造において、ＦＥ
Ｔのチャンネルや、ダイオード・レーザの光発射層のよ
うな活性層が、電子的拘束、または光学的拘束を持つ材
料中に埋込まれる。
元来、このような埋込構造は、中間的なリソグラフ処理
と蝕刻処理を含む２つ、またはそれ以上のステップを必
要とする結晶成長処理を使用して作られるものと考えら
れていた。然しながら、形成されたパターンに損傷を与
えないで基体を洗浄することは出来ないので、第２のス
テップ以前のインターフェース、即ち境界面は、空気ま
たは蝕刻剤にさらされて、酸化や、汚染が生じて、境界
面が損傷し、その結果、生産の歩どまりや、製品の信頼
性や、製造の制御性に重大な問題を生じる。
従って、パターン化された基体上に、埋込まれたヘテロ
構造を単一のステップで成長させる処理について大きな
関心が持たれている０例えば、エピタキシャル成長に、
液相エピタキシ（ＬｉｑｕｉｄＰｈａｓｅ　Ｅｐｉｔａ
ｘｙ−Ｌ　Ｐ　Ｅ　）処理、または金属オルガニック気
相エピタキシ（Ｍｅｔａｌ　ＯｒｇａＩＩＩｃ　Ｖａｐ
ｏｕｒＰｈａｓｅ　Ｅｐｆｔａｘｙ−Ｍ　ＯＶ　Ｐ　Ｅ
　）処理が用いられた場合、結晶成長のメカニズムが異
なっているために、成る種の結晶面（（ＩＩＩ）及び（
０１１）のような面）は、特定の化合物半導体（例えば
、Ｇａ１ｎＡｓ）に対して非成長面、若しくは低成長面
として作用するのに反して、他の化合物半導体（例えば
、ＩｎＰ）は、すべての結晶面上で非選択成長となる。
このことが、密閉した環境内において、ヘテロ構造の境
界面を汚染することなく、例えば、狭いバンドギャップ
の材料（Ｇａ　Ｉ　ｎＡｓ　）を広いバンドギャップの
材料（ＩｎＰ）中に埋込むことを可能にしている。
成る種のデバイスを設計する場合、半導体材料の選択的
な横方向のエピタキシャル成長を、単一ステップの成長
処理によって得ることが要求される。ＬＰＨに関してこ
のような単一ステップの処理方法は、多くの刊行物に記
載されており、その内の代表的なものを以下に示す。
１９８２年７月の電気協会レター（Ｅｌｅｃｔｒ。
Ｌｅｔｔ、　）第１８巻第１４号、６１３頁乃至６１４
頁のチャンド（Ｎ、　Ｃｂａｎｄ　）等の「構造化され
たＩｎＰ基体上のＩｎＧａＡｓの成長の効果Ｊ　（Ｇｒ
ｏｗｔｈＥｆｆｅｃｔ　ｏｆ　ＩｎＰ　５ｔｒｕｃｔｕ
ｒｅｄ　５ｕｂｓｔｒａｔｅｓ　）。
１９８２年９月の電気協会レター、第１８巻第１９号、
６１３頁乃至６１４頁のベンゾン（Ｔ、Ｍ、Ｂｅｎ５ｏ
ｎ　）等の「チャンネル化された（ＩＩＩ）ＢのＩｎＰ
基体上に成長された単一モードのＩｎＧａＡｓ／ＩｎＰ
の埋込み導波管の構造」（Ｓｉｎｇｌｅ　Ｍｏｄｅ　Ｉ
ｎＧａＡｓ／ＩｎＰ　Ｂｕｒｉｅｄ　Ｗａｖｅｇｕｉｄ
ｅＳｔｒｕｃｔｕｒｅｓ　Ｇｒｏｗｎ　ｏｎ　Ｃｈａｎ
ｎｅｌｅｄ　（ＩＩＩ）Ｂ　ＩｎＰＳｕｂｓｔｒａｔｅ
ｓ　）　。
１９８３年の結晶成長誌６１号（ＪｏｕｒｎａｌＣｒｙ
ｓｔａｌ　Ｇｒｏｗｔｈ、　６１　）の５３頁乃至６０
頁のチャンド等の「構造化されたＩｎＰ基体上のＩ　ｎ
　Ｐ　％ＩｎＧａＡｓ及びＩｎＧａＡｓＰのＬＰＥ成長
の効果」（ＬＰＥ　Ｇｒｏｗｔｈ　Ｅｆｆｅｃｔｓ　ｏ
ｆ　ＩｎＰ、　ＩｎＧａＡｓ、　ａｎｄＩｎＧａＡｓＰ
　ｏｎ　５ｔｒｕｃｔｕｒｅｄ　ＩｎＰ　５ｕｂｓｔｒ
ａｔｅｓ　）。
１９８５年３月の電気協会レター、第２１巻第７号、３
０８頁乃至３１０頁のチャンド等の［新規な高速度１ｎ
ＧａＡｓ／ＩｎＰの横型ホトトランジスタＪ　（Ｎｏｖ
ｅｌ　Ｈ７ｇｈ−Ｓｐｅｅｄ　ＩｎＧａＡｓ／ＩｎＰ　
ＬａｔｅｒａｌＰｈｏｔｏｔｒａｎｓｉｓｔｏｒ　）。
これらの刊行物は、低い成長の（ＩＩＩ）Ｂ方向のＩｎ
Ｐ基体中に蝕刻された溝部の側壁上のＩｎＧａＡｓ及び
ＩｎＧａＡｓＰの横方向の選択成長についての論文であ
る０選択成長は、画定されていない方向の丸められた溝
部の側壁上に形成されている。この方法は、微小で、高
速度なデバイスに対して使用するには不向きである。丸
められた側壁上に成長された活性層は、形状が一定でな
く、高性能なミクロン単位以下の微小なデバイスには適
していない、加えて、高度な超飽和のＬＰＥ処理は、良
好に画定されたミクロン単位以下のエピタキシ届の成長
を行うことが出来ない。また、画定されていない層の形
状は、例えばレーザのアレー構造のような非常に密接し
た複数の活性層の成長を必要とするデバイスの製造には
不適当である。
極く最近において、ＭＯＶＰＥ％ＶＰＥ、ＣＢＥのよう
な弱く過飽和された処理方法が開発されている。これら
の処理方法は、ナノメートル単位以下の非常に薄い層を
、結晶方向に依存する被着を選択的に行うことが可能で
ある。この技術に関する主な刊行物を以下に列挙する。
１９８５年の結晶成長誌７３号の７３頁乃至７６頁、カ
マン（Ｋ、Ｋａａ＋ａｎ　）等の「低圧ＭＯＶＰＥによ
るＧａＡｓの選択的なエピタキシャル成長」（５ｅｌｅ
ｃｔｉｖｅ　Ｅｐｉｔａｘｉａｌ　Ｇｒｏｗｔｈ　ｏｆ
　ＧａＡｓ　ｂｙ　Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　ＭＯＶ
ＰＥ　）　。
１９８６年の結晶成長誌７７号の３１０頁乃至３２０頁
、ヘルシー（Ｓ、　Ｈｅｒｓｅｅ　）等のｒＭＯＶＰＥ
により、Ｇａ（ＡＩ）Ａｓの結晶方向に依存する成長の
研究Ｊ　（５ｔｕｄｙ　ｏｆ　ｔｈｅ　０ｒｉｅｎｔａ
ｔｉｏｎＤｅｐｅｎｄｅｎｃｅ　ｏｆ　Ｇａ（ＡＩ）Ａ
ｓ　Ｇｒｏｗｔｈ　ｂｙ　ＭＯＶＰＥ　）。
１９８７年６月の量子電子（Ｑｕａｎｔｕｍ　Ｅｌｅｃ
ｔｒｏＩＩＩｃｓ）のＩＥＥＢ誌２３号の７２５頁乃至
７２９頁、ヨシカワ（Ａ、Ｙｏｓｈｌｋａｗａ　）等の
［単一ステップによる埋込まれたヘテロ構造のレーザ中
の狭い活性層を形成する新規な技術Ｊ　（Ａ　ｔｒａｖ
ｅｌ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒＦｏｒｍａｔｉｏ
ｎ　ｏｆ　ａ　Ｎａｒｒｏｗ　Ａｃｔｉｖｅ　Ｌａ５ｅ
ｒ　ｉｎ　ＢｕｒｉｅｄＨｅｔｅｒｏｓｔｒｕｃｔｕｒ
ｅ　Ｌａ５ｅｒｓ　ｂｙ　Ｓｉｎｇｌｅ−Ｓｔｅｐ　Ｍ
ＯＣＶＤ　）。
日本における第３回ＭＯＶＰＥ会議及び１９８８年の結
晶成長誌９３号の８２０頁、スコツト（Ｍ、５ｃｏｔｔ
　）等の「埋込まれたリッジの二重ヘテロ構造レーザ及
び導波管の単一ステップ成長のための新規なＭＯＶＰＥ
技術Ｊ　（Ａ　Ｎｏｖｅｌ　ＭＯＶＰＥＴｅｃｈｎｏｌ
ｏｇｙ　ｆｏｒ　ａ　Ｓｉｎｇｌｅ　Ｓｔａｇｅ　Ｇｒ
ｏｗｔｈ　ｏｆＢｕｒｉｅｄ　Ｒｔｄｇｅ　Ｄｏｕｂｌ
ｅ　Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｌａ５ｅｒｓａ
ｎｄ　Ｗａｖｅｇｕｉｄｅｓ　）　。
１９８８年１２月の応用物理レター第５３巻第２６号、
２６３８頁のガルウヒト（Ｙ、　Ｇａ１ｅｕｃｈｅｔ　
）等の「単一ステップ成長の低圧金属オルガニック気相
エピタキシにより、非平面上に成長された埋込みＧａ　
Ｉ　ｎＡｓ／　Ｉ　ｎ　Ｐ層Ｊ　（Ｂｕｒｉｅｄ　Ｇａ
ＩｎＡｓ／ＩｎＰＬａｙｅｒｓ　Ｇｒｏｖｎ　ｏｎ　ｎ
ｏｎ−ｐｌａｎａｒ　５ｕｂｓｔｒａｔｅｓ　ｂｙ　ｏ
ｎｅ−ｓｔｅｐ　ｌｏｗ−ｐｒｅｓｓｕｒｅ　Ｍｅｔａ
ｌ　　ＯｒｇａｎＩｃ、　Ｖａｐｏｒ　ＰｈａｓｅＥｐ
ｉｔａｘｙ　）　。
国際出願ＰＣＴ−Ｗ０８７１００６９４号。
これらの刊行物において、埋込まれた層構造を作るため
の成長処理は、単一ステップの成長処理を可能とする選
択成長技術を用いることについて記載している。これら
の刊行物で提案されている方法で作られたものをすべて
テストレだ結果によると、（１００）結晶軸方向の通常
の成長面が、構造化されていない最初の水平の基体面に
対して平行であるように、基体面が方向付けられている
のに対して、事前のエピタキシャル蝕刻ステップの間で
作られた殆ど（ＩＩＩ）方向の結晶面の非成長面は、水
平の基板面と成る角度傾斜して形成されている。これら
の処理によって得られた最終的な構造において、埋込ま
れた活性層の垂直方向の寸法は、正確に制御することが
出来るエピタキシャル成長のステップによって決められ
ている。
然しながら、横方向、即ち水平方向の寸法を決める処理
は、リソグラフ型の処理か、または他の何らかの処理方
法の何れかを含んでおり、前者の処理方法は、上述した
ような欠点を持っており、後者の処理方法は、１ミクロ
ン以下の精度を持つ埋込み構造の製造を、実際の製造ラ
インに移行させて実用化することの出来ない低い歩どま
りの処理方法である。事実、これらの処理方法は、非常
に小さな寸法のデバイスの製造には不適当である（１９
８７年のマイクロエレクトロニック・エンジニャリング
第６号の１６３頁乃至１６８頁のメイル（Ｂ、Ｅ、　Ｍ
ａｉｌｅ）等の「ナノメートル幅のＧａＡｓ／ＡｌＧａ
Ａｓ及びＩｎＧａＡｓ／ＩｎＰの量子ワイヤ・デバイス
の製造Ｊ　（Ｆａｂｒｉｃａｔｉｏｎ　ｏｆＮａｎｏｍ
ｅｔｅｒ　Ｗｉｄｔｈ　ＧａＡｓ／ＡｌＧａＡｓ　ａｎ
ｄ　ＩｎＧａＡｓ／ＩｎＰＱｕａｎｔｕｍ　Ｗｉｒｅｓ
　）を参照）、更に、これらの処理方法は、最新式の高
性能デバイスに非常に要求されている極めて密接し、埋
込まれた複数の構造を形成する処理には適していない。
Ｃ０課題を解決するための手段 本発明の目的は、垂直方向及び水平方向の両方に対して
良好に画定され、量子効果の生じるサイズの非常に小さ
な寸法の活性層を持つ埋込まれたヘテロ構造の半導体構
造を製造するために、単一ステップの成長方法を提供す
ることにある。
本発明の目的には、信頼性が確かめられており、簡単な
処理方法を使用してナノメートルの正確さで決めること
のできる寸法の小さな半導体のチャンネルを製造する方
法を提供することも含まれる。
本発明の目的には、相互に密接して埋込まれ、ミクロン
単位以下の複数の活性層を含む半導体構造を製造する方
法を提供することも含まれる。
本発明の目的には、良好に画定され、ミクロン単位以下
の寸法を有し、埋込まれたヘテロ構造を含むＦＥＴや、
ダイオード・レーザのような高度の性能を持つ半導体デ
バイスを提供することも含まれる。
本発明は従来の埋込構造を製造する方法及び埋込型のデ
バイスの持つ弱点を克服するものである。
また、本発明は、半導体の活性層が成長しない結晶面に
対して実質的に平行である表面を持つ半導体基体上に、
埋込まれた活性Ｍを含む半導体構造を成長させることに
よって、従来の技術で遭遇していた問題を解決するもの
である。その半導体基体表面は、活性層を可成りの速度
で成長させることが出来る結晶面に対して平行な少なく
とも１つの傾斜した側面を与えるように構造イヒされる
。ＭＯＶＰＨのような弱く過飽和にされた成長処理方法
を使用して、上述のように構造化された基体表面上に積
層が形成され、この積層は、非選択成長された１つ以上
のコンフォーマル層と、上述の傾斜した側面上に選択成
長され、良好な形状を持つ埋込活性層とを含んでいる。
本発明の主たる利点は、ナノメートルの精度で容易に制
御できる処理方法を使用して、単一ステップの成長技術
によって、非常に小さく、垂直及び水平方向の両方に良
好に限定された寸法を持つ埋込まれた活性層の成長を可
能としたことにある。
本発明の処理方法において、垂直方向の寸法は、蝕刻処
理（基体表面を構造化する蝕刻処理）によって決定され
、他方、水平方向の寸法は、傾斜した成長面上のエピタ
キシャル成長によって決定される０本発明の選択成長方
法は、量子効果のサイズを持つ非常に小さな寸法の活性
層が有する性能のような高度の性能が要求されるデバイ
スに広く適用することが出来る。複数個の層を形成する
のに用いられた場合、これらの層は非常に稠密に積層す
ることが出来る。
Ｄ、実施例 添付図面を参照して本発明の実施例を以下に説明する。
第１図Ａ乃至Ｇは、本発明の製造方法を適用した処理ス
テップの順序を示し、埋込層のヘテロ構造を製造する方
法を説明するための図である０本発明の説明を簡明にす
るために、図示された実施例において、Ｇａ　Ｉ　ｎＡ
ｓ／　Ｉ　ｎ　Ｐの材料の組が使用されるものとして説
明する。即ち、ＧａＩｎＡｓは狭いバンドギャップの活
性層を形成し、これに対してＩｎＰは、広いバンドギャ
ップの材料として、活性層を埋込む密閉用の被覆層とし
て使用される。
適当な処理条件を用いることによって、ＧａｌｎＡｓは
結晶面に依存して成長する性質を現わし、この性質の下
で、ＧａＩｎＡｓは「成長面」の上、例えば（１００）
結晶面上に可成りの速度で成長するが、（ＩＩＩ）結晶
面のような「非成長面」には成長しない。これとは対照
的に、ＩｎＰは下層の基体にｊ＠応（ｃｏｎｆｏｍａｌ
　）　シ、結晶面とは関係なく成長する層を形成する。
第１図Ａに示されたように、本発明の実施例の処理ステ
ップは、（ＩＩＩ）結晶軸方向のＩｎＰの半導体基体１
１、即ち、ＩｎＰの半導体基体１１の表面がＧａ１ｎＡ
ｓに対して非成長面の性質を持っているＩｎＰの半導体
基体１１から開始される。基体１１の上には、５０ナノ
メートル乃至数百ナノメートルの厚さを持つＳ　＋　０
２層１２が被着される。
次に、（１１０）結晶軸方向に沿って溝が形成され、そ
して、標準的なホトレジスト及びリソグラフ技術を用い
て、第１図Ｂに示したような蝕刻用マスク１２ａを得る
ために、Ｓ　ｒ　０２層が選択的に除去される。この蝕
刻には、バッファＨＦ処理か、または反応イオン蝕刻処
理が使用される。
臭素メタノールのような湿式化学蝕刻処理か、または、
ＣＨ４処理のような反応イオン蝕刻処理による一層良好
な外郭制御処理かの何れかによって、マスクとして使用
するパターン化されたＳ　ｒ　０２　Ｍ１２ａを介して
ＩｎＰの半導体基体１１中に溝が蝕刻される。第１図Ｃ
には、上述の溝の左側側壁、即ち左側の刻み目だけが示
されている０図示の実施例における蝕刻の条件は、上述
の刻み目がＧａ１ｎＡｓの成長面、（１００）結晶面を
与えるように選択される。
チャンド（Ｎ、Ｃｈａｎｄ　）等の「構造化されたＩｎ
Ｐ基体上のＩｎＰ、Ｇａ１ｎＡｓ及びＧａ１ｎＡｓＰの
ＬＰＥの効果」と題する文献（１９８３年の結晶成長誌
第６１号、５３頁乃至６０頁）及びニゲブルーゲ（Ｕ、
Ｎｉｇｇｅｂｒｕｇｇｅ　）等の「ＣＨ４／Ｈ２を用い
た反応イオン蝕刻の新規な処理方法」と題する文献（１
９８６年のＩｎ５ｔ、　Ｐｈｙｓ、会議の発表第７９号
、３６７頁乃至３７２頁）には、所望の基体パターンを
得るのに適用することの出来る代表的な処理方法が記載
されている。
上述の蝕刻処理の後、５ｉ０２の蝕刻マスク１２ａは、
バッファＨＦ処理を用いて除去される。第１図りに示さ
れたように、水平方向の（ＩＩＩ）結晶面と、傾斜した
刻み目の（１００）結晶面とを持つパターン化された基
体は、通常のＭＯＶＰＥ成長チャンバ中に入れられる。
次段のエピタキシャル成長処理に対して、下記のような
成長条件と、材料とが選ばれる。
基体の温度　　　　＝５５０℃乃至６５０℃の間の温度
。
■属の材料源　　　：化合物、ＰＨ３及びＡ　ｓ　Ｈ３
ｍ ＩＩＩ属の材料源　　　：Ｇａ及びＩｎの三、メチル基
（Ｔｒｉｍｅｔｂｙｌ　）の化合物ＩＩＩ属の材料のガ
ス流：毎秒２ナノメートル以下の成長率を生じる低い速
度。
■属の材料のガス流：　ＩＩＩ属の材料の気流よりも少
なくとも１００倍以上の速度によって結晶面の選択成長
を促進する。
これらの条件の下で埋込層の構造が以下のように被着さ
れる。
基体面上に画定されたパターンを被って、即ち水平方向
の（ＩＩＩ）結晶面上と、傾斜した（１００）結晶面と
を被ってＩｎＰ材料のバッファ層１３を順応成長、即ち
コンフォーマル成長（ｃｏｎｆｏｒｍａｌ　ｇｒｏｗｔ
ｈ　）させる（第１図Ｅ）。
ガスの組成を変更した後：狭いバンドギャップのＧａＩ
ｎＡｓ層１４を成長させる。不完全な分解と、（ＩＩＩ
）面上の成長種（ｇｒｏｗｔｈ　５ｐｅｃｉｅｓ　）の
高速運動とによって、ＧａＩｎＡｓの成長は、触媒作用
により促進される表面反応によって、最終的な分解が発
生される面、即ち事前に画定された（１００）面だけに
部分的に成長が進行する（第１図Ｆ　）、ＧａＩｎＡｓ
の活性層１４の横方向の所望の厚さが得られるまで、こ
の部分的成長が続けられる。
ガスの組成を変更した後、再度、狭いバンドギャップの
ＩｎＰのキャツピング層、即ち密閉用被覆層１５をエピ
タキシャル成長させる。この層は元の基板面の構造と順
応して成長するので、ＧａｌｎＡｓ層１４の埋込みが完
成される（第１図Ｇ）。
上述の各種の層の厚さは、約１ナノメートルから数ミク
ロンの間である。製造される特定のデバイスの要件に従
ってこれらの層の厚さが決められる。
上述した処理方法は、本発明の製造方法の１実施例であ
る。使用される材料や、基体の結晶軸方向や、厚さなど
の寸法や、処理条件等に関する具体的な値、パラメータ
は、説明を簡略化するために挙げたものであって、本発
明の技術思想を限定するものではないことには注意を喚
起する必要がある。
本発明の技術思想の範囲内で、必要に応じて特定の材料
を選択することが出来ることには特に注意を払う必要が
ある。上述の実施例において、Ｇａ１ｎＡｓは狭いバン
ドギャップの選択成長の材料として用いられ、ＩｎＰは
広いバンドギャップのコンフォーマル成長の材料として
用いられている。
他の組合せとして、例えばＡｌＧａＡｓ／ＧａＡｓがあ
る。
本発明に必要な条件は、バンドギャップ、屈折率、或は
ドーピングのような物理的に異なった性質の層を持つヘ
テロ構造用の１組の材料を準備することだけではない。
また、結晶面に依存するエピタキシャル成長に関して同
じ性質を示す１対の材料を使用することだけでは不充分
である。２つの材料の成長の結晶面に依存する性質を相
互に異ならせるように、材料の成長の面依存性を個々に
調節することが出来ることが、本発明に絶対に必要な条
件である。広いバンドギャップのＡｌＧａＡｓと、狭い
バンドギャップのＧ　ａ　Ａ　ｓの２つの材料の結晶面
に依存する成長が、通常、両方とも同じであると考えら
れている単純なＡｌＧａＡｓ／ＧａＡｓの組合せは、結
晶軸方向に依存するエピタキシャル成長に関して必要な
差異を与えない。
第２図は本発明を適用して製造することの出来る電界効
果トランジスタ２０を示す図である。より詳細に言えば
、図示された構造は、所謂、１次元電子ガス電界効果ト
ランジスタ（ＯｎｅＤｉｍｅｎｓｊｏｎａｌ　　Ｅｌｅ
ｃｔｒｏｎ　Ｇａｓ　　ｆｉｅｌｄ　　ｅｆｆａｃｔｔ
ｒａｎｓｉｓｔｏｒ−ＯＤＥＧ−ＦＥＴ　）である。
従来のＭＥＳＦＥＴから２次元電子ガスＦＥＴ（例えば
、ＭＯＤＦＥＴ、またはＨＥＭＴデバイスとして知られ
ている）への移行は、特にトランシット周波数及びノイ
ズに対するデバイスの性能が大幅に向上したことによる
。若し、キャリヤの自由運動が１次元に減少されるなら
ば、理論的には、更に大幅な改良が得られるものと予測
されている。これに間しては、フィッシュマン（Ｇ、Ｆ
ｉｓｈｍａｎ　）の「分析的なアプローチとしての、準
１次元半導体におけるキャリヤの運動」（Ｍｏｂｉｌｉ
ｔｙ　ｉｎ　Ｑｕａｓｉ−Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎ
ａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ　：　Ａｎ　Ａｎａｌ
ｙｔｔｃａｌ　Ａｐｐｒｏａｃｈ　）と題する文献（１
９８６年８月のフィジカル・レビューＢ第３４巻第４号
、２３９４頁乃至２４０１頁）を参照されたい。
若干の研究開発があるにも拘らず、５０Ｘ５０ナノメー
トル以下の量子サイズの寸法を持つ高い導電性の１次元
で選択的にドープされたＦＥＴのチャンネルの実用化は
、技術的に困難な問題によって、実験的な評価は未だ与
えられていない。
本発明はこのような１次元デバイスの製造に適用するこ
とが出来る。第２図に示したデバイスの製造方法は、以
下に説明する若干の修正を施すことによって、第１図Ｇ
に示した構造を作るのに用いた処理方法とほぼ同じであ
る。
ＧａＩｎＡｓ／ｒｎＰ材料の組合せが再度選ばれる。
卓絶縁性のＩｎＰ基体２１が準備され、その上に、高純
度の１００ナノメートルの５１０２のマスク２２が被着
されて、パターン化される（第１図Ｂに示されたように
）０次に、５０ナノメートル以下の蝕刻深さを得るよう
に、ＩｎＰ基体の蝕刻処理を制御する（第１図Ｃ）、第
１図りで説明したのと反対に、即ち蝕刻マスクを除去し
ないで、マスク２２（第２図）は成長処理の間で残して
おく、マスク２２を残留することは必須の条件ではない
けれども、これは、デバイスの製造を容易にし、デバイ
スにより高い性能を与える。この試料を成長チャンバに
搬入した後、第１図ＥＳＦ及びＧで説明した処理に用い
られたのと同じ条件の下で、以下に説明する層が被着さ
れる。
ドープされていないＩｎＰのバッファ層２３がパターン
化された基体にコンフォーマル成長される。成長条件に
従って、高抵抗の多結晶材料がマスク２２上に被着され
るか、またはＳ　＋　０２上に何台被着されない、何れ
の場合でも、次の工程には差し支えはない。
結晶面の選択成長によって、露出された（１００）結晶
面の刻み目上にドープされていないＧａＩｎＡｓのチャ
ンネル２４（第１図Ｆの層１４に対応している）を成長
させる。成長時間は、結晶軸（１００）の刻み目面上に
、５０ナノメートル以下の横方向のＧａＩｎＡｓ層の厚
さを得るように調節する。
露出した半導体表面を被って約５０ナノメートルの厚さ
のｎ型不純物でドープされたＩｎＰのコンフォーマル成
長の密封用層２５をエピタキシャル成長させる。このｎ
型１ｎＰ層は２つの機能を与える。即ち、それらの機能
は（１）狭いバンドギャップのＧａＩｎＡｓの１次元チ
ャンネル２４のための電子のドナー作用を行う機能と、
（２）選択的にドープされた１次元の電子ガス・チャン
ネルを形成するために、チャンネル２４を広いバンドギ
ャップ材料（２３及び２５）の中に埋込む機能である。
エピタキシャル成長処理の後、金属層が与えられ、標準
的なソース電極２６、ゲート電＠ｉ２７及びドレイン電
極２８が公知のＦＥＴと同様に設けられる。この金属電
極は、半導体表面上に被着するか、または、ＩｎＰの成
長ステップの間でＳ　ｉ　Ｏ２の表面にエピタキシャル
成長が行われなかった場合には、Ｓ　ｒ　０２マスク２
２を被っている高抵抗の多結晶１ｎＰの上に被着される
。コンフォーマル成長層２５は、ソース２６及びドレイ
ン２８の金属処理に低い接触抵抗を与え、またゲート２
７金属にショットキ・コンタクトを与える。
このような０ＤＥＧ−ＦＥＴデバイスによって得られる
性能及び利点は、上述のフィッシュマンの文献に記載さ
れているので、ここでは詳細な説明はしない、０ＤＥＧ
−ＦＥＴを製造する際に単一ステップのエピタキシャル
成長方法を使用することは、選択的なドーピングによっ
て高いコンダクタンスを達成することが出来るので、高
い駆動電流を流すことが出来る。単一ステップのエピタ
キシャル成長処理で作られた埋込みデバイスは、表面及
びインターフェース収態がないから、チャンネル・ピン
チオフ及びターンオンに対して正確な制御が可能である
。低いインピーダンスを必要とする場合でも、以下に説
明するように、複数の層を順次にエピタキシャル成長す
ることによって、複数個のチャンネルを作ることが出来
る。
ＦＥＴ、またはダイオード・レーザーのような種々の先
端技術による半導体デバイスに対して、非常に狭い間隔
を持ち、または規則的に埋込まれた複数個の層、または
チャンネルを作ることが必要である。これらの構造は、
高分解能のりソゲラフ技術を用いることなく、本発明の
単一ステップ成長方法を用いて作ることが出来る。
これらの構造の製造工程は、以下に説明する変更を除き
、第１図Ａ乃至Ｇで説明したステップと同じである。
第３図の構造を製造する場合には、第１図Ｆ及び第１図
Ｇで説明した「エピタキシャル成長の活性層１４」及び
「エピタキシャルのコンフォーマル成長層１５」のステ
ップを、各付加的な活性層、または所望のチャンネルの
ために繰り返し行う必要がある。このようにして、完成
された構造３０は、基体３１に被着されたコンフォーマ
ルＷ１３３．３５．３７及び３９の積層と、完全に埋込
まれた活性層３４．３６及び３８が含まれる。
第４図に示した構造４０は活性チャンネル４２．４４．
４６及び４８の層を含んでおり、各層は第１図Ｇに示さ
れた構造の層１４を作るのに使用された処理方法に従っ
て作られる。構造４０を作る場合、基体４１に複数個の
溝が蝕刻され、そして、上述の処理方法とは反対に、活
性層が両方の側壁、即ち両方の刻み目に被着される。第
４図を簡明に図示するために、コンフォーマル成長層は
図示せず、埋込みＦ！１４２．４４．４６及び４８だけ
が示されている。
本発明の他の重要な実施例を第５図を参照して説明する
。
３成分の化合物Ｇａ１ｎＡｓ層及び４成分の化合物Ｇａ
　Ｉ　ｎＡｓ　Ｐ　層の両方は、結晶面選択エピタキシ
ャル成長の性質を持っているから、本発明の方法を適用
することによって、横方向に画定されたＧａＩｎＡｓ／
ＧａＩｎＡｓＰ層の繰り返し順序が形成され、これらの
ＧａＩｎＡｓ／ＧａＩｎＡｓＰ層の積層体は、コンフォ
ーマル成長されたＩｎＰｉによって埋込まれている構造
を製造することが出来る。
第５図の構造の製造工程は、以下に述べる変更を除き、
第１図Ａ乃至第１図Ｇに開運して説明された工程とほぼ
同じである。その変更とは、必要な「層の対」が得られ
るまで、被着する化合物半導体をＧａ１ｎＡｓからＧａ
ＩｎＡｓＰに、または、ＧａＴｎＡｓＰからＧａ１ｎＡ
ｓに周期的に変更しながら、第１図Ｆで説明した「活性
層１４の成長」のステップが繰り返される変更である。
この層の順番は、第１図Ｇの構造を作る処理方法に対応
するコンフォーマル成長するＩｎＰによって埋込むこと
が出来る。基体５１上に被着され、完成された構造５０
は、ＩｎＰのコンフォーマル層５３及び５５によって埋
込まれ、横方向に積層されたＧａ１ｎＡｓ及びＧａＩｎ
ＡｓＰ層の対５４．１１５６．１．５４゜２１５６．２
．、．５４．６１５６．６で構成されている。
ＧａＩｎＡｓ／ＧａＩｎＡｓＰ層の横方向の積層体は、
光変調を行うために、（１）屈折率、即ち配分されたフ
ィードバック用反射手段のために非常に重要な要素と、
（２）充満ファクタを非常に必要とする量子井戸のワイ
ヤ・デバイスのような成る種の先端技術のデバイスのた
めに極めて望ましいバンドギャップとを与える。
量子井戸のワイヤ・レーザに対して、Ｇａ１ｎＡｓ／Ｇ
ａ１ｎＡｓＰ層の横方向の積層体は、光学的拘束として
作用し、そして少数キャリヤの注入手段として作用する
ｎ型及びｐ型のＩｎＰクラッド層（５３，５５）の中に
直接に埋込むことが出来る。
Ｇａ１ｎＡｓＰの化合物半導体は、任意所望の格子整合
バンドギャップ（例えば１電子ボルト）に調節すること
が出来る。実際のレーザ素子は、第５図の矢印Ａ及びＢ
で示された面で第５図の構造を切断、または蝕刻するこ
とによって得ることが出来る。
第３図、第４図及び第５図に示した構造及び上述の説明
から、極めて稠密に実装され、非常に狭い間隔の順序で
超薄型のＩＩＩ　−Ｖ族化合物半導体層が得られること
が理解された。
Ｅ１発明の効果 本発明の主要な利点を要約すると以下の通りである。
本発明は、オングストロームの範囲でエピタキシャル層
の厚さを精密に制御することの出来るＭＯＶＰＥのよう
な最新式の成長技術を使用し、そして、コンフォーマル
成長層と、非成長方向の基体結晶面を持つ適当な材料の
組の結晶面依存成長の性質とを組合せることによって、
垂直及び水平方向の小さな寸法（５０ナノメートル以下
）の量子井戸を持つ形試が良好に画定された埋込層を形
成することが出来る。
中間的な処理を有する２つ以上のエピタキシャル成長ス
テップを使用して成長させた半導体構造とは対照的に、
本発明の単一ステップで成長された埋込層は、従来のよ
うにインターフェース状態がない、インターフェース状
態は、例えばダイオード・レーザの場合、デバイスの性
能に重大な欠陥を生じることがあり、品質の信頼性に大
きな問題を生じている。
ＭＯＶＰＥは、画定された下層の構造を高い精度で、正
確に維持して小さな寸法の半導体構造上にコンフォーマ
ル成長が出来るので、本発明は、周期的な構造、または
準周期的な埋込構造の形成を、高い精度で制御すること
が出来る。
【図面の簡単な説明】
第１図（Ａ）乃至（Ｇ）はｎｒ　−ｖ族化合物半導体の
活性層、またはチャンネルを製造するためのステップを
説明するための図、第２図は本発明を適用して製造され
た選択的にドープされた１次元電子ガス（ＯＤＥＧ）Ｆ
ＥＴの斜視図、第８図は本発明を適用して製造された埋
込活性層のアレーの実施例を示す図、第４図は本発明を
適用して製造された埋込活性層のアレーの実施例を示す
図、第５図は三成分Ｇａ１ｎＡｓ層と、四成分Ｇａ１ｎ
ＡｓＰ層とが横方向に積層されてＩｎＰ層の中に埋込ま
れた構造を示す断面図である。 １１・・・・半導体基体、１２・・・・５ＩＯ２層、１
２ａ・・・・蝕刻用マスク、１３・・・・バッファ層、
１４・・・・活性層、１５・・・・被覆層（コンフォー
マル成長層）、２０・・・・電界効果トランジスタ。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） ｔｉｏＯ］

Claims (2)

    【特許請求の範囲】
  1. （１）構造化された半導体基体上に結晶面選択成長され
    た少なくとも１つのIII−Ｖ族化合物半導体の埋込活性
    層を有する半導体ヘテロ構造をエピタキシャル成長させ
    る方法において、次の（ａ）、（ｂ）及び（ｃ）の要件
    からなるエピタキシャル成長方法。 （ａ）上記III−Ｖ族化合物材料が全く成長しないか、
    またはその成長速度が非常に低い結晶面に対して、半導
    体の基体表面が実質的に平行であるような結晶軸方向を
    持つ半導体基体を準備するステップ。 （ｂ）上記III−Ｖ族化合物材料が可成りの速度で成長
    する結晶面に対して平行で、良好に画定され傾斜された
    少なくとも１つの平坦面を与えるために基体表面を構造
    化するステップ。 （ｃ）上記傾斜された平坦面または該平坦面と行な面上
    に選択的に且つ横方向に直接に成長された少なくとも１
    つのIII−Ｖ族化合物半導体の活性層と、上記活性層の
    材料の結晶面依存成長の性質とは異なつた結晶面依存成
    長の性質を持つ材料の少なくとも１つの非選択コンフオ
    ーマル成長層である上記活性層の被覆層とを含む半導体
    層を、単一ステップの成長処理によつて、構造化された
    半導体基体の表面上に成長させるステップ。
  2. （２）III−Ｖ族化合物半導体の少なくとも１つの埋込
    活性層を持つ構造化された半導体基体上に成長されたヘ
    テロ構造の半導体デバイスにおいて、基体の結晶軸方向
    は、III−Ｖ族化合物材料が全く成長しないか、または
    非常に低速度でしか成長しない結晶面に実質的に平行で
    あることと、基体の表面は、III−Ｖ族化合物材料を可
    成りの速度で成長させることの出来る結晶面に対して平
    行な、少なくとも１つの良好に画定された傾斜した平坦
    面を与えるために構造化されることと、活性層は、上記
    傾斜した平坦面、または該平坦面に平行な面上に被着さ
    れており、且つ上記活性層の材料の結晶面依存成長の性
    質とは異なつた結晶面依存成長の性質を持つ材料の少な
    くとも１つの非選択コンフオーマル成長層によつて被わ
    れていることとを含む、 ヘテロ構造の半導体デバイス。
JP2052887A 1989-03-10 1990-03-06 ヘテロ構造の半導体デバイス及びその製造方法 Pending JPH02266514A (ja)

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