JPH02266568A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH02266568A JPH02266568A JP8762589A JP8762589A JPH02266568A JP H02266568 A JPH02266568 A JP H02266568A JP 8762589 A JP8762589 A JP 8762589A JP 8762589 A JP8762589 A JP 8762589A JP H02266568 A JPH02266568 A JP H02266568A
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Links
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- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
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- 230000005684 electric field Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 4
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- 239000012212 insulator Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 235000014443 Pyrus communis Nutrition 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路のＭＯＳ型トランジスタに関す
るものである。
るものである。
従来の技術
近年、ＭＯＳ型トランジスタは、その製造装置や加工技
術の進歩に伴い、ますます微細化され、半導体集積回路
の高密度化、高集積化を実現してきた。
術の進歩に伴い、ますます微細化され、半導体集積回路
の高密度化、高集積化を実現してきた。
以下に従来のＭＯＳ型トランジスタについて説明する。
第４図は従来のＮチャネルＭＯＳ型トランジスタの要部
断面図である。■はＰ型半導体基板、２は半導体基板１
よりも不純物濃度の高いＰ型分離領域、３はソース、ド
レインを構成する窩濃度Ｎ型不純物領域（以下ソース、
ドレイン領域とよぶ）、４はＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）を構成する３よりも不
純物濃度の低いＮ型不純物濃度領域、５はゲート、６は
ゲート絶縁物である。
断面図である。■はＰ型半導体基板、２は半導体基板１
よりも不純物濃度の高いＰ型分離領域、３はソース、ド
レインを構成する窩濃度Ｎ型不純物領域（以下ソース、
ドレイン領域とよぶ）、４はＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）を構成する３よりも不
純物濃度の低いＮ型不純物濃度領域、５はゲート、６は
ゲート絶縁物である。
以上のように構成されたＭＯ８型トランジスタについて
、以下その動作を説明する。半導体基板１を基準電圧に
して、ゲート５にソース、ドレイン領域３のうち、低い
電圧が印加されるソース領域の電圧（以下Ｖｓとよぶ）
とＭＯ３型トランジスタのしきい値電圧（以下ｖｔｈと
よぶ）の和以上の電圧を印加することによりドレイン領
域からソース領域に電流を流すことができる。ゲート５
．の電圧がｖｉ＋ｖｔｈ以下では電流は流れない。この
動作を用いて、様々な動作の半導体集積回路をＭＯ３型
トランジスタで実現できる。
、以下その動作を説明する。半導体基板１を基準電圧に
して、ゲート５にソース、ドレイン領域３のうち、低い
電圧が印加されるソース領域の電圧（以下Ｖｓとよぶ）
とＭＯ３型トランジスタのしきい値電圧（以下ｖｔｈと
よぶ）の和以上の電圧を印加することによりドレイン領
域からソース領域に電流を流すことができる。ゲート５
．の電圧がｖｉ＋ｖｔｈ以下では電流は流れない。この
動作を用いて、様々な動作の半導体集積回路をＭＯ３型
トランジスタで実現できる。
発明が解決しようとする課題
このような従来のＭＯ８型トランジスタで微細化すると
き、隣接トランジスタ間の分離を行う分離領域２の不純
物濃度を高くして、隣接トランジスタ間で空乏層がつな
がり、電流が流れるいわゆるバンチスルー電流を抑制し
なければならない。
き、隣接トランジスタ間の分離を行う分離領域２の不純
物濃度を高くして、隣接トランジスタ間で空乏層がつな
がり、電流が流れるいわゆるバンチスルー電流を抑制し
なければならない。
空乏層の幅Ｗは階段接合では、
となる。ここで
ＫＳｉ：シリコンの比誘電率
Ｅｏ ：真空の誘電率
ｑ ：電子の電荷
ＮＤ ：ソース、ドレインを構成するＮ型不純物濃度
Ｎ＾ ：Ｐ量分ｉ！！領域の不純物濃度中 ：ビルトイ
ン電圧 Ｖ ：ソース、ドレインーＰ型分離領域間電圧Ｎｓ：Ｐ
型分離領域の濃度を増加すると空乏層幅を狭くできるこ
とが分かる。一方空乏層中の最大電界ＥＭＡＸは 空乏層中の最大電界が増加し、いわゆるアバランシェ降
伏が発生しやす（なり、ソース、ドレインの耐圧が低下
してしまうという課題があった。
ン電圧 Ｖ ：ソース、ドレインーＰ型分離領域間電圧Ｎｓ：Ｐ
型分離領域の濃度を増加すると空乏層幅を狭くできるこ
とが分かる。一方空乏層中の最大電界ＥＭＡＸは 空乏層中の最大電界が増加し、いわゆるアバランシェ降
伏が発生しやす（なり、ソース、ドレインの耐圧が低下
してしまうという課題があった。
また、電源電圧より高い電圧を発生する昇圧回路を内蔵
した半導体集積回路では、隣接トランジスタ間距離を離
すことによりパンチスルーは防止できるが、ソース、ド
レイン領域と分離領域のアバランシェ降伏は防止できな
いため、昇圧電圧が設計通りに発生しないという課題も
あった。
した半導体集積回路では、隣接トランジスタ間距離を離
すことによりパンチスルーは防止できるが、ソース、ド
レイン領域と分離領域のアバランシェ降伏は防止できな
いため、昇圧電圧が設計通りに発生しないという課題も
あった。
これらの課題はＰチャネルＭＯ８型トランジスタでも、
ＭＯ８型トランジスタが、半導体基板１ではなくウェル
の中に形成されても同様に有している課題である。
ＭＯ８型トランジスタが、半導体基板１ではなくウェル
の中に形成されても同様に有している課題である。
課題を解決するための手段
この目的を達成するために本発明のＭＯ３型トランジス
タは、ソース、ドレインの高不純物濃度領域が、高不純
物濃度の分＃＠域と接しない構成を有している。
タは、ソース、ドレインの高不純物濃度領域が、高不純
物濃度の分＃＠域と接しない構成を有している。
作用
この構成により、ソース、ドレインの高不純物領域が、
同じく高不純物濃度の分離領域と接しないため、ドレイ
ン領域に高い電圧が印加されても、空乏層が、前記同高
濃度領域の間に形成されて、電界を緩和し、アバランシ
ェ降伏の発生を抑制することができる。
同じく高不純物濃度の分離領域と接しないため、ドレイ
ン領域に高い電圧が印加されても、空乏層が、前記同高
濃度領域の間に形成されて、電界を緩和し、アバランシ
ェ降伏の発生を抑制することができる。
実施例
以下本発明の一実施例について５図面を参照しながら説
明する。
明する。
第１図は本発明の第１の実施例におけるＮチャネルＭＯ
５型トランジスタの要部断面図を示すものである。第１
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ要分ｉ１１領域、３はソース、ド
レインを構成する高濃度Ｎ型不純物領域（以下ソース、
ドレイン領域とよぶ）、４はＬＤＤ （Ｌｉｇｈｔｌｙ
Ｏｏ’ｐｅｄ Ｄｒａｉｎ）を構成する３よりも不純
物濃度の低いＮ型不純物濃度領域、５はゲート、６はゲ
ート絶縁物である。
５型トランジスタの要部断面図を示すものである。第１
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ要分ｉ１１領域、３はソース、ド
レインを構成する高濃度Ｎ型不純物領域（以下ソース、
ドレイン領域とよぶ）、４はＬＤＤ （Ｌｉｇｈｔｌｙ
Ｏｏ’ｐｅｄ Ｄｒａｉｎ）を構成する３よりも不純
物濃度の低いＮ型不純物濃度領域、５はゲート、６はゲ
ート絶縁物である。
以上のように構成されたＭＯ３型トランジスタにおいて
、その動作は従来のＭＯ３型トランジスタと同様である
が、ソース、ドレイン領域３を２の分離領域より離して
形成することにより、高濃度不純物領域どうしが接しな
いため、ドレイン領域に高い電圧が印加されても、空乏
層が前記高濃度領域の間の領域に形成されて、電界を緩
和し、アバランシェ降伏の発生を抑制することができる
。
、その動作は従来のＭＯ３型トランジスタと同様である
が、ソース、ドレイン領域３を２の分離領域より離して
形成することにより、高濃度不純物領域どうしが接しな
いため、ドレイン領域に高い電圧が印加されても、空乏
層が前記高濃度領域の間の領域に形成されて、電界を緩
和し、アバランシェ降伏の発生を抑制することができる
。
ソース、ドレイン領域３の形成には、不純物拡散あるい
は不純物イオン注入時に、分離領域２と重ならないよう
に、また不純物拡散時や注入後の熱処理を行ったときの
横方向拡散を考虜して、不純物拡散または不純物イオン
注入に用いるレジストマスクの窓を２の分離領域よりも
離しておく。
は不純物イオン注入時に、分離領域２と重ならないよう
に、また不純物拡散時や注入後の熱処理を行ったときの
横方向拡散を考虜して、不純物拡散または不純物イオン
注入に用いるレジストマスクの窓を２の分離領域よりも
離しておく。
第２図は本発明の第２の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの要部断面図を示すものである。第２
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ型分離領域、７はドレインを構成
する高濃度Ｎ型不純物領域、８はソースを構成する高濃
度Ｎ型不純物領域、４はＬＤＤを構成する７および８よ
りも不純物濃度の低いＮ型不純物濃度領域、５はゲート
、６はゲート絶縁物である。
Ｓ型トランジスタの要部断面図を示すものである。第２
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ型分離領域、７はドレインを構成
する高濃度Ｎ型不純物領域、８はソースを構成する高濃
度Ｎ型不純物領域、４はＬＤＤを構成する７および８よ
りも不純物濃度の低いＮ型不純物濃度領域、５はゲート
、６はゲート絶縁物である。
第１図の構成と異なるのは半導体基板１、分離領域２の
間で高電圧のかかるドレイン領域７のみ分離領域２から
離して形成されている点である。
間で高電圧のかかるドレイン領域７のみ分離領域２から
離して形成されている点である。
高電圧の印加されるドレイン領域のみを分離領域２より
離して形成し、アバランシェ降伏の発生を抑制するとと
もに、ソース領域８は従来の方法で形成するために、ソ
ース領域８と、分離領域２とを離すために必要な領域が
不要になり、ＭＯＳ型トランジスタの平面の面偕増加を
押さえることができ、第１の実施例より高密度化に適し
ている。
離して形成し、アバランシェ降伏の発生を抑制するとと
もに、ソース領域８は従来の方法で形成するために、ソ
ース領域８と、分離領域２とを離すために必要な領域が
不要になり、ＭＯＳ型トランジスタの平面の面偕増加を
押さえることができ、第１の実施例より高密度化に適し
ている。
第３図は本発明の第３の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの要部断面図を示すものである。第３
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ型分離領域、９は電源電圧よりも
高い電圧が、昇圧回路から印加される高濃度Ｎ型不純物
領域、］Ｏは電源電圧よりも低い電圧が印加される高濃
度Ｎ型不純物領域、４はＬＤＤを構成する９および１０
よりも不純物濃度の低いＮ型不純物濃度領域、５はゲー
ト、６はゲート絶縁物である。
Ｓ型トランジスタの要部断面図を示すものである。第３
図において１はＰ型半導体基板、２は半導体基板１より
も不純物濃度の高いＰ型分離領域、９は電源電圧よりも
高い電圧が、昇圧回路から印加される高濃度Ｎ型不純物
領域、］Ｏは電源電圧よりも低い電圧が印加される高濃
度Ｎ型不純物領域、４はＬＤＤを構成する９および１０
よりも不純物濃度の低いＮ型不純物濃度領域、５はゲー
ト、６はゲート絶縁物である。
第１図、第２図の構成と異なるのは、昇圧回路を内蔵す
る半導体集積回路において、電源電圧以上の電圧が印加
される高濃度Ｎ型不純物領域９のみが分離領域２と離し
て形成されることにある。
る半導体集積回路において、電源電圧以上の電圧が印加
される高濃度Ｎ型不純物領域９のみが分離領域２と離し
て形成されることにある。
このような構成にすることにより、電源電圧以下の電圧
しか印加されないＭＯＳ型トランジスタや、高１度Ｎ型
不純物領域は従来の方法で形成するため、昇圧電圧の印
加される領域でのアバランシェ降伏を抑制しつつ、高密
度、高集積の半導体集債回路を実現できる。
しか印加されないＭＯＳ型トランジスタや、高１度Ｎ型
不純物領域は従来の方法で形成するため、昇圧電圧の印
加される領域でのアバランシェ降伏を抑制しつつ、高密
度、高集積の半導体集債回路を実現できる。
尚、上記の実施例ではＬＤＤ型のＭＯＳ型トランジスタ
で説明したが、ＬＤＤ構造でなくても同様な効果が得ら
れる。
で説明したが、ＬＤＤ構造でなくても同様な効果が得ら
れる。
また、上記の実施例はＮチャネルＭＯＳ型トランジスタ
で説明したがＰチャネルＭＯ８型トランジスタでも同様
な効果が得られることは言うまでもない。
で説明したがＰチャネルＭＯ８型トランジスタでも同様
な効果が得られることは言うまでもない。
また、上記の実施例で１を半導体基板としたが、半導体
基板上に形成されたウェルであってもよい。
基板上に形成されたウェルであってもよい。
発明の効果
以上のように本発明は、ソース、ドレインの高不純物濃
度領域を、高不純物濃度の分離領域と接しないように形
成することにより、前記の同高不純物濃度領域のアバラ
ンシェ降伏を抑圧し、高い電源電圧を印加できる半導体
集積回路が可能な優れたＭＯＳ型トランジスタを実現で
きるものである。
度領域を、高不純物濃度の分離領域と接しないように形
成することにより、前記の同高不純物濃度領域のアバラ
ンシェ降伏を抑圧し、高い電源電圧を印加できる半導体
集積回路が可能な優れたＭＯＳ型トランジスタを実現で
きるものである。
第１図は本発明の第１の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの要部断面図、第２図は本発明の第２
の実施例におけるＮチャネルＭＯＳ型トランジスタの要
部断面図、第３図は本発明の第３の実施例におけるＮチ
ャネルＭＯＳ型トランジスタの要部断面図、第４図は従
来のＮチャネルＭＯＳ型トランジスタの要部断面図であ
る。 ■・・・・・・Ｐ′型半導体基板、２・・・・・・Ｐ型
分離領域、３．７．８．９．１０・・・・・・高濃度Ｎ
型不純物領域、４・・・・・・ＬＤＤ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を構１−−Ｐ梨半導イ本
基板 ４−Ｎ Ｓ！不Ｓ！、 Ｍ ｇ域 ５−・−ゲート ６−・ケ゛−ト地球物 ９．１０ −高県度Ｎ製不托句領域
Ｓ型トランジスタの要部断面図、第２図は本発明の第２
の実施例におけるＮチャネルＭＯＳ型トランジスタの要
部断面図、第３図は本発明の第３の実施例におけるＮチ
ャネルＭＯＳ型トランジスタの要部断面図、第４図は従
来のＮチャネルＭＯＳ型トランジスタの要部断面図であ
る。 ■・・・・・・Ｐ′型半導体基板、２・・・・・・Ｐ型
分離領域、３．７．８．９．１０・・・・・・高濃度Ｎ
型不純物領域、４・・・・・・ＬＤＤ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を構１−−Ｐ梨半導イ本
基板 ４−Ｎ Ｓ！不Ｓ！、 Ｍ ｇ域 ５−・−ゲート ６−・ケ゛−ト地球物 ９．１０ −高県度Ｎ製不托句領域
Claims (3)
- （１）ソース、ドレイン領域を構成する半導体基板ある
いはウェルと反対導電型の高不純物濃度領域が、前記基
板あるいはウェルと同一導電型で前記基板あるいはウェ
ルより高不純物濃度の分離領域から隔離されていること
を特徴とするＭＯＳ型トランジスタ。 - （２）半導体基板あるいはウェルの中に形成された前記
半導体基板あるいはウェルと反対導電型のソースおよび
ドレインの二つの高不純物濃度領域のうち、半導体基板
あるいはウェルを基準にして、高電圧が印加される方の
高不純物濃度領域が、前記基板あるいはウェルと同一導
電型で前記基板あるいはウェルより高不純物濃度の分離
領域と隔離されていることを特徴とするＭＯＳ型トラン
ジスタ。 - （３）電源電圧よりも昇圧された電圧が印加されるソー
スあるいはドレイン領域を構成する半導体基板あるいは
ウェルと反対導電型の高不純物濃度領域が、前記基板あ
るいはウェルと同一導電型で前記基板あるいはウェルよ
り高不純物濃度の分離領域と隔離されていることを特徴
とするＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8762589A JPH02266568A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8762589A JPH02266568A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266568A true JPH02266568A (ja) | 1990-10-31 |
Family
ID=13920159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8762589A Pending JPH02266568A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266568A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182467A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | イメ−ジセンサの製造方法 |
-
1989
- 1989-04-06 JP JP8762589A patent/JPH02266568A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182467A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | イメ−ジセンサの製造方法 |
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