JPH02264464A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体基板にウェルを形成し、このウェル
の主表面にトランジスタを形成する半導体装置の製造方
法に関するものであり、特に、製造のために必要な製造
工程および製造時間を減少することができるように改良
された、半導体装置の製造方法に関するものである。

［従来の技術］ 半導体基板にウェルを形成し、このウェルの主表面にト
ランジスタを形成した半導体装置の代表例は、相補型Ｍ
ＯＳ）ランジスタ（以下、ＣＭＯＳトランジスタという
。）である。ＣＭＯＳ）ランジスタは、ｎチャネルＭＯ
Ｓ）ランジスタとｐチャネルＭＯＳ）ランジスタが混在
しているのが特徴である。ＣＭＯＳ）ランジスタの利点
は、電源端子間に流れる直流電圧が非常に小さいため、
消費電流が極めて少ないことにある。

ところで、ＣＭＯＳ構造を構成するプロセス技術の中で
、最も特徴的な技術がウェル形成技術である。同一半導
体基板上にＮＭＯ３，！＝ＰＭＯ３を制作するためには
、各々の素子の形成領域を分離しなければならない。つ
まり、ｎチャネル素子を形成するｐウェル領域と、ｐチ
ャ、ネル素子を形成するｎウェル領域とを設けなければ
ならない。

図を参照しながら、従来のウェル形成技術について説明
する。

第５Ａ図〜第５Ｓ図は、従来のＣＭＯ３）ランジスタの
製造工程を断面図で示したものである。

第５Ａ図を参照して、半導体基板１（たとえばシリコン
基板）上に、酸化膜２、窒化膜３を順次形成する。次に
、半導体基板１の全面にレジスト４を塗布する。

次に、第５Ｂ図を参照して、Ｎウェルを形成すべき部分
を露出させるように、レジスト４をバターニングする。

このバターニングされたレジスト４をマスクにして、窒
化膜３をバターニングする。

次に、バターニングされたレジスト４をマスクにして、
Ｎウェル形成用の不純物たとえばリンの注入を行なう。

その後、レジスト４を除去する。

次に、第５Ｃ図を参照して、窒化膜３をマスクにして、
半導体基板１の一部に選択的に厚い分離酸化膜２ａを形
成する。その後、窒化膜３を除去する。

次に、第５Ｄ図を参照して、全面にｐウェル形成用の不
純物たとえばボロンの注入を行なう。次に、第５Ｅ図を
参照して、ウェル形成用不純物を深く拡散させるための
熱処理（６〜８時間）を行なう。その後、分離酸化膜２
ａの除去を行なうと、Ｎウェル５とＰウェル６が形成さ
れた半導体基板１が得られる。

次に、第５Ｆ図を参照して、半導体基板１の主表面上に
酸化膜７、窒化膜８およびレジスト９を順次形成する。

次に、第５Ｇ図を参照して、活性領域を定義するために
、活性領域の上部分にレジスト９のパターンが残るよう
に、写真製版技術によって、レジスト９をバターニング
する。その後、バターニングされたレジスト９をマスク
にして窒化膜８のバターニングを行なう。それから、レ
ジスト９のパターンを含む半導体基板１の全面にレジス
トを形成する（図示せず）。

次に、第５Ｈ図を参照して、Ｎウェル領域５上にレジス
ト１０のパターンが残るように、レジスト１０のバター
ニングを行なう。その後、レジスト１０のパターンおよ
びレジスト９のパターンをマスクにして、非活性領域に
Ｐウェル６を形成しているイオンと同じボロンを注入し
、アイソレーション部１１を形成する。非活性領域にボ
ロンを注入するのは、以下の理由による。すなわち、次
の工程で、活性領域を形成するために非活性領域に厚い
分離酸化膜を形成するのであるが、Ｐウェル６を形成し
ている不純物ボフンは分離酸化膜に吸収されるので、非
活性領域におけるボロンの濃度が低くなる。ボロンの濃
度が低くなるとラッチアップという現象が生じる。ラッ
チアップは、０ＭＯ３構造に形成されている寄生バイポ
ーラトランジスタがノイズ信号などによってスイッチン
グ動作をして、インバータがシ四−ト状態となってしま
う現象である。そこで、非活性領域にボロン注入を行な
い、アイソレーション部１１を形成するというアイソレ
ーション工程が必要なのもある。

アイソレーション工程の後、レジスト９のパターンおよ
びレジスト１０のパターンを除去する。

その後、第５■図を参照して、窒化膜８のパターンをマ
スクにして、熱酸化を施すと、非活性領域に厚い分離酸
化膜７ａが形成される。その後、窒化膜８を除去すると
、活性領域が定義された半導体基板１が得られる。

次に、第５１図を参照して、Ｎウェル領域５上に、写真
製版技術により、レジスト１２のパターンを形成する。

その後、レジスト１２のパターンをマスクにして、Ｐウ
ェル６上に形成されるべきＭＯ８ＴＪ１）ランジスタの
、チャネル領域１３にボロンのイオン注入を行なう。チ
ャネル領域１３へのイオン注入の目的は、ＭＯ８型トラ
ンジスタのしきい値電圧を適正にしたり、パンチスルー
を防止することにある。パンチスルーとは、ドレイン電
圧を上げていくと、チャネル部分にドレインの空乏層が
延び、遂にソース領域とつな、かってしまい、その結果
ゲート電圧によって電流を制御できなくなる現象を言う
。その後、レジスト１２のパターンを除去する。

次に、第５に図を参照して、Ｐウェル領域６上に、写真
製版技術により、レジスト１４のパターンを形成する。

その後、レジスト１４のパターンをマスクにして、Ｎウ
ェル６内に形成されるべきＭＯＳ型トランジスタの、チ
ャネル領域１５にボロンおよび砒素のイオン注入を行な
う。このときボロンを併用するのは、Ｐウェル６および
Ｎウェル５に形成されるそれぞれのトランジスタの、し
きい値電圧のバランスをとるためである。

次に、第５Ｌ図を参照して、レジスト１４のパターンを
除去する。次に、第５Ｍ図を参照して、活性領域上に形
成されている薄い酸化膜５１を除去する。

次に、第５Ｎ図を参照して、各ウェル５，６の主表面上
にゲート酸化膜５０を形成する。その後、ゲート酸化膜
５０を含む半導体基板１の全面にゲート電極となるべき
ポリシリコン層１６を形成する。

次に、第５０図を参照して、ポリシリコン層１６をパタ
ーニングし、Ｎウェル５上にゲート電極１７を生成し、
Ｐウェル６上にゲート電極１８を形成する。

次に、第５Ｐ図を参照して、Ｐウェル６上をレジスト１
９のパターンで覆い、このレジスト１９のパターンをマ
スクにして、Ｎウェル５にボロンのイオン注入を行なう
。これにより、Ｎウェル５内に、ソース−ドレイン領域
２０が形成され、結果として、ｐチャネルＭＯ３ＦＥＴ
が形成される。

その後、レジスト１９のパターンが除去される。

次に、第５Ｑ図を参照して、Ｎウェル５上をレジスト２
１のパターンで覆い、このレジスト２１のパターンをマ
スクにして、Ｐウェル６に砒素のイオン注入を行なう。

これにより、Ｐウェル６内に、ソースドレイン領域２２
が形成され、結果として、ＮチャネルＭＯＳＦＥＴが形
成される。その後、レジスト２１のパターンを除去する
。

次に、第５Ｒ図を参照して、ゲート電極１７゜１８を含
む半導体基板１の全面に５ｉ０２からなる絶縁膜２３を
形成する。

その後、第５Ｓ図を参照して、絶縁膜２３にコンタクト
ホール３９を設け、アルミニウム金属２４で配線を行な
うと、ＣＭＯ８ＦＥ、Ｔが完成する。

第６図は、特開昭６３−１９２２６８号公報に開示され
た、ＣＭＯ５ＦＥＴの製造方法の他の従来例を示したも
のである。この従来例では、第６図を参照して、高エネ
ルギでウェル形成用不純物イオン（Ｂ＋イオン）を半導
体基板１中にイオン注入することによって、半導体基板
１にウェル領域２６を形成する技術が開示されている。

また、この従来例によれば、特殊な形状のマスク２７を
用いることにより、ウェル領域２６とチャネルストッパ
領域２５とが同時に形成される。

［発明が解決しようとする課題］ 従来のＣＭＯ８ＦＥＴの製造方法は以上のように構成さ
れている。しかしながら、以下に述べるような問題点が
あった。

すなわち、第５Ａ図〜第５Ｓ図に示す従来例においては
、第５Ｅ図を参照して、ウェル形成用不純物イオンを半
導体基板１中に熱拡散させるために、６〜８時間という
長時間の加熱処理が必要であった。また、この従来例に
おいては、第５Ｍ図に示す状態を実現するまでに、第５
Ｂ図、第５Ｇ図、第５Ｈ図、第５Ｊ図および第５に図を
参照して、写真製版工程が５回も必要であった。

また、第６図に示す従来例においては、チャネル領域に
不純物が注入されないので、ＭＯＳ　Ｆ　ＥＴを形成し
た場合、トランジスタのパンチスルーが発生するという
問題点があった。

それゆえに、この発明の目的は、ウェル領域にトランジ
スタを製造する方法において、トランジスタのパンチス
ルーを起こさないように改良すると同時に、製造のため
に必要な製造工程の数および製造時間を減じることにあ
る。

［課題を解決するための手段］ この発明は、半導体基板にウェルを形成し、このウェル
の主表面にトランジスタを形成する半導体装置の製造方
法に係るものである。この方法によれば、まず、半導体
基板の主表面上に、ウェルの形成領域を露出させるマス
クを形成する。引き続き、上記マスクを用いて、半導体
基板のウェル形成領域の主表面に、トランジスタ形成領
域よりも深いところで最大濃度となる不純物濃度分布を
与える高いエネルギで、ウェル形成用不純物イオンをイ
オン注入する。

次に、上記マスクを用いて、半導体基板のウェル形成領
域の主表面に、トランジスタのチャネル形成領域に不純
物が留まる不純物濃度分布を与える低エネルギで、ウェ
ル形成用不純物イオンと同じ導電型式の不純物をイオン
注入する。

［作用］ この発明によれば、ウェルの形成とチャネルイオン注入
を同じマスクを用いて行なうので、写真製版工程の数が
減少する。

また、ウェルを形成するにあたり、半導体基板のウェル
形成領域の主表面に、トランジスタ形成領域よりも深い
ところで最大濃度となる不純物濃度分布を与える高いエ
ネルギで、ウェル形成用不純物イオンをイオン注入する
ので、不純物を熱拡散させる必要がない。それゆえに、
ウェルを形成するための時間が短縮される。

また、チャネル領域にも、ウェル形成用不純物イオンと
同じ導電型式の不純物がイオン注入されるので、トラン
ジスタのパンチスルーが防止される。

［実施例］ 以下、この発明の実施例を図について説明する。

第１Ａ図〜第１Ｇ図は、本発明に係るウェル形成工程を
断面図で示したものである。

第１Ａ図を参照して、半導体基板１（たとえばｐ−シリ
コン基板）上に酸化膜２、窒化膜３およびレジスト４を
順次形成する。

次に、第１Ｂ図を参照して、活性領域を定義するために
、活性領域上にレジスト４のパターンが残るように、レ
ジスト４を写真製版技術によりパターニングする。続い
て、レジスト４のパターンを用いて、窒化膜３のパター
ニングを行なう。その後、レジスト４のパターンを除去
する。

次に、第１Ｃ図を参照して、パターニングされた窒化膜
３をマスクにして、半導体基板１の一部に選択的に厚い
分離酸化膜７ａを形成する。分離酸化膜７ａの膜厚は、
約５０００Ａにされる。その後、窒化膜３を除去する。

次に、第１Ｄ図を参照して、形成すべきＮウェル領域を
覆う位置にレジスト２８のパターンを形成する。次に、
レジスト２８のパターンをマスクにして、露出している
半導体基板１のＰウェルを形成すべき部分の主表面にボ
ロンを、エネルギ４００ｋｅＶ、　　ドーズ量’ｌＸｌ
０”　Ｃｍ−２（７）条件下で、１回目のイオン注入を
行なう。注入エネルギを３５０〜４５０ｋｅＶの範囲に
選ぶと、厚い分離酸化膜７ａ中をイオンが通り抜けて、
分離酸化膜７ａの下方領域２９にも不純物が注入される
。その後、引き続き、エネルギ１００ｋｅＶ。

ドーズ量１×１０１２　ｃｍ−２の条件下で、同じマス
ク（レジスト２８）を用いて、同じ位置に２回目のイオ
ン注入を行なう。２回目のイオン注入を行なうためのエ
ネルギは、分離酸化膜７ａ中を通るイオンが分離酸化膜
７ａ中に捕捉されてしまう程度の低いエネルギでもよい
が、これに限定されない。この２回のイオン注入によっ
て、半導体基板１にＰウェル領域６が形成される。第２
Ａ図は、形成されたＰウェル領域６の濃度分布を示した
ものである。第２Ａ図も参照して、Ｐウェル６の深さは
約１．２μｍである。Ｐウェル６の底部分は不純物濃度
が濃くなっていることがわかる。

Ｐウェル６の底部分において不純物濃度が濃くなること
は、第１Ｄ図を参照して、分離酸化膜７ａの下方領域２
９の不純物濃度も濃くなることを意味する。すなわち、
この分離酸化膜７ａの下方領域２９は、ラッチアップを
防止するためのアイソレーション部（すなわちチャネル
ストッパ領域）になっていることにほかならない。

引き続き、同じマスク（レジスト２８）を用いて、同じ
位置に、エネルギ５０ｋｅＶ、　ドーズ量２．５Ｘ１０
”　Ｃｍ−２の条件下で、ボロンをイオン注入する。こ
のイオン注入によって、トランジスタのチャネル領域１
３にボロンが注入される。チャネル領域１３に注入され
たボロンは、トランジスタのバンチスルーを防止する働
きをし、また、しきい値電圧を調整する働きもする。第
２Ｂ図は、こうして形成されたＰウェル領域の濃度分布
を示したものであり、チャネル領域にもイオンが注入さ
れていることがわかる。

なお、エネルギを４００ｋｅＶから５０ｋｅＶまで連続
的に上昇させるか、または減少させることによって、第
２Ｃ図に示すような均一な濃度分布を与えるＰウェルが
形成される。Ｐウェル領域の濃度分布がこのように均一
になると、パンチスルーは一層効率良く防止される。

その後、レジスト２８のパターンを除去した後、第１Ｅ
図を参照して、Ｐウェル領域６を覆う位置にレジスト３
０のパターンを形成する。次に、レジスト３０のパター
ンをマスクにして、露出してる半導体基板１のＮウェル
を形成すべき部分の主表面に、エネルギ７００ｋｅＶ、
　　ドーズ量１×１（）１１　ｃｍ−２の条件下で、１
回目のリンのイオン注入を行なう。注入エネルギを４０
０〜１２０ＯｋｅＶの範囲に選ぶと、分離酸化膜７ａ中
をイオンが通り抜けて、分離酸化膜７ａの下方領域３１
にもリンが注入される。その後、引き続き、エネルギ２
００ｋｅＶ、　　ドーズ量ｌＸ１０１２　ｃｍ−２の条
件下で、同じマスク（レジスト３０）を用いて、同じ位
置に２回目のリンのイオン注入を行なう。この２回のイ
オン注入によって、半導体基板１にＮウェル領域５が形
成される。第３Ａ図は、形成されたＮウェル領域５の濃
度分布を示したものである。第３Ａ図を参照して、Ｎウ
ェル５の深さは約１．２μｍである。Ｎウェル５の底部
分は不純物濃度が濃くなっていることがわかる。

引き続き、同じマスク（レジスト３０）を用いて、同じ
位置に、エネルギ２０ｋｅＶ、ドーズ量２゜５Ｘ１０”
、ｃｍ−２の条件下で、ボロンをイオン注入し、同時に
、エネルギ１８０ｋｅＶ、　ドーズ量１．５Ｘ１０”　
ａｍ−２の条件下で、砒素をイオン注入する。このイオ
ン注入によって、トランジスタのチャネル領域１５にイ
オンが注入される。チャネル領域１５に注入されたボロ
ンおよび砒素は、トランジスタのパンチスルーを防止す
る働きをし、また、しきい値電圧を調整する働きもする
。なお、ボロンを併用するのは、Ｐウェル６およびＮウ
ェル５に形成されるそれぞれのトランジスタの、しきい
値電圧のバランスをとるためである。第３Ｂ図は、こう
して形成されたＮウェル領域の濃度分布を示したもので
あり、チャネル領域にもイオンが注入されていることが
わかる。

なお、エネルギを７００ｋｅＶから２０ｋｅＶまで連続
的に上昇させるか、または減少させることによって、第
３Ｃ図に示す濃度分布を与えるＮウェルが形成される。

Ｎウェル領域の濃度分布が第３Ｃ図のように均一になる
と、バンチスルーは一層効率良く防止される。

その後、第１Ｆ図を参照して、レジスト３０のパターン
を除去する。次に、第１Ｇ図を参照して、活性領域上の
薄い酸化！１５１を除去する。その後、第５Ｎ図〜第５
Ｓ図に示した従来工程を経由させることによって、ＣＭ
ＯＳＦＥＴが形成される。

以上、具体的数値を用いて実施例を説明したが、この発
明はこれに限定されるものではない。好ましい条件は、
表１にまとめられている。表１において、実施例１は分
離酸化膜の膜厚を５０００Ａにしたときの好ましい条件
であり、実施例２は分離酸化膜の膜厚を６０００Ａにし
たときの好ましい条件である。

（以下余白） 本実施例においては、第１Ｇ図（第５Ｍ図に相当する。

）に示す状態を実現するまでに、写真製版工程は、第１
Ｂ図、第１Ｄ図および第１Ｅ図を参照して、３回行なえ
ばよい。それゆえに、写真製版工程の数が、従来より２
回減ったことになる。

また、ウェル形成にあたって、従来は不純物イオンを拡
散させるために６〜８時間の加熱処理が必要であったが
、本発明はこのような目的の加熱処理は不要である。し
たがって、製造時間が短縮される。

第４図は、この発明が適用され得る他の半導体装置の断
面図である。第４図に示す半導体装置は、単一導電型ウ
ェルを有するものである。第４図を参照して、半導体基
板１（たとえばｐ−シリコン基板）の主表面に、ｐ＋層
３２が形成されている。

ｐ＋層３２の主表面には分離酸化膜３３が形成され、ト
ランジスタが他の素子から分離されている。

トランジスタは、ソース／ドレイン領域３４と、チャネ
ル領域３５と、ゲート酸化膜を介して形成されたゲート
電極３６を含む。ゲート電極３６を含む半導体基板１の
表面全面に絶縁膜３７が形成されている。絶縁膜３７に
はコンタクトホール３９が設けられ、配線用のアルミニ
ウム金属３８がソースドレイン３４と接続されている。

この実施例では、ｐ＋層３２の形成のためのイオン注入
と、チャネル領域３５へのイオン注入が、第１Ｄ図に示
したと同じ方法により、同じマスクを用いて行なわれる
。

以上、本発明を要約すると次のとおりである。

（１）　特許請求の範囲第１項に記載の方法であって、
低エネルギのイオン注入は高エネルギのイオン注入に引
き続いて行なわれる。

（２）　上記第１項に記載の方法であって、高エネルギ
のイオン注入と低エネルギのイオン注入とは、注入エネ
ルギを連続的に減少させることによって連続的に行なわ
れる。

（３）　特許請求の範囲第１項に記載の方法であって、
高エネルギのイオン注入は、低エネルギのイオン注入に
引き続いて行なわれる。

（４）　上記（３）に記載の方法において、高エネルギ
のイオン注入と低エネルギのイオン注入とは、注入エネ
ルギを連続的に減少させることによって連続的に行なわ
れる。

（５）　上記（１）に記載の方法であって、高エネルギ
のイオン注入は、第１エネルギで不純物イオンを注入す
る工程と、該第１エネルギよりも低い第２エネルギで不
純物イオンを注入する工程と、を含む。

（６）　特許請求の範囲第１項に記載の方法であって、
マスク形成工程に先立ち、半導体基板の主表面上に、ト
ランジスタの形成領域を他の素子形成領域から電気的に
絶縁分離するための分離酸化膜を形成する工程とを、さ
らに備える。

（７）　上記（６）に記載の方法であって、高エネルギ
は注入不純物が分離酸化膜を通過するに十分な大きさを
持つエネルギであり、低エネルギは注入不純物が分離酸
化膜中に捕捉されるような大きさのエネルギである。

（８）　上記（７）に記載の方法であって、ウェル形成
用不純物はｐ型の導電特性を有しており、上記高エネル
ギは２５０〜５５０ｋｅＶの範囲内にあり、上記低エネ
ルギは１０〜３ＱｋｅＶの範囲内にある。

（９）　上記（７）に記載の方法において、ウェル形成
用不純物はＮ型の導電特性を有しており、上記高エネル
ギは３００〜１５００ｋｅＶの範囲内にあり、前記低エ
ネルギは１００〜２２０ｋｅｙの範囲内にある。

（１０）　第１導電型半導体基板に第２導電型ウエルを
形成し、第１導電型半導体基板の主表面上に第２導電型
チヤネルトランジスタを形成し、さらに第２導電型ウエ
ルの主表面上に第１導電型チヤネルトランジスタを形成
する相補型電界効果トランジスタの製造方法であって、 上記半導体基板の主表面上であって、上記第１導電型チ
ヤネルトランジスタ形成領域と上記第２導電型チヤネル
トランジスタ形成領域との境界上に両領域を電気的に絶
縁分離するための分離酸化膜を形成する工程と、 上記半導体基板の主表面上であって、一方のチャネルト
ランジスタ形成領域を覆う位置にマスクを形成する工程
と、 上記マスクを用いて、露出している上記半導体基板の他
方のチャネルトランジスタ形成領域の主表面上に、該ト
ランジスタの形成領域よりも深いところで最大濃度とな
る不純物濃度分布を与える高エネルギでウェル形成用不
純物をイオン注入する工程と、 上記マスクを用いて、露出している上記半導体基板の他
方のチャネルトランジスタの形成領域の主表面上に、該
トランジスタのチャネル形成領域の主表面上に不純物が
留まる不純物濃度分布を与える低エネルギで、ウェル形
成用不純物と同じ導電型式の不純物をイオン注入する工
程と、を備えた相補型電界効果トランジスタの製造方法
。

（１１）　上記第１０に記載の方法であって、さらに上
記一方のチャネルトランジスタ形成領域を覆っているマ
スクを除去する工程と、上記半導体基板の主表面上であ
って、他方のチャネルトランジスタ形成領域を覆う位置
にマスクを形成する工程と、 上記マスクを用いて、露出している上記半導体基板の一
方のチャネルトランジスタ形成領域の主表面上に、該ト
ランジスタの形成領域よりも深いところで最大濃度とな
る不純物濃度分布を与える高エネルギでウェル形成用不
純物をイオン注入する工程と、 上記マスクを用いて、露出している上記半導体基板の一
方のチャネルトランジスタ形成領域の主表面上に、該ト
ランジスタのチャネル形成領域の主表面上に不純物が留
まる不純物濃度分布を与える低エネルギで、ウェル形成
用不純物と同じ導電型式の不純物をイオン注入する工程
と、を備える方法。

［発明の効果］ 以上説明したとおり、この発明によれば、ウェルの形成
とチャネルイオン注入を同じマスクを用いて行なうので
、写真製版工程の数が減少する。

また、ウェルを形成するにあたり、半導体基板のウニ？
し形成領域の主表面に、トランジスタ形成領域よりも深
いところで最大濃度となる不純物濃度分布を与える高エ
ネルギで、ウェル形成用不純物イオンをイオン注入する
ので、不純物を熱拡散させる必要がない。それゆえに、
熱拡散に要する時間が短縮される。

また、チャネル領域にも、ウェル形成用不純物イオンと
同じ導電型式の不純物がイオン注入され、るので、トラ
ンジスタのパンチスルーが防止される。

【図面の簡単な説明】

第１Ａ図〜第１Ｇ図は、この発明の一実施例の工程を断
面図で示したものである。 第２Ａ図〜第２Ｃ図は、この発明によって形成されたＰ
ウェル領域の不純物濃度の分布を示した図である。 第３Ａ図〜第３Ｃ図は、この発明によって形成されたＮ
ウェル領域の不純物濃度の分布を示した図である。 第４図は、この発明が適用される他の半導体装置の断面
図である。 第５Ａ図〜第５Ｓ図は、従来のＣＭＯＳＦＥＴの製造工
程を断面図で示したものである。 第６図は、ウェル形成方法のさらに他の従来例を示した
断面図である。 図において、１は半導体基板、５はＮウェル、６はＰウ
ェル、７ａは分離酸化膜、１３はチャネル領域、１５は
チャネル領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板にウェルを形成し、このウェルの主表面にト
   ランジスタを形成する半導体装置の製造方法であって、 前記半導体基板の主表面上に、前記ウェルの形成領域を
   露出させるマスクを形成する工程と、前記マスクを用い
   て、前記半導体基板のウェル形成領域の主表面に、前記
   トランジスタ形成領域よりも深いところで最大濃度とな
   る不純物濃度分布を与える高エネルギで、ウェル形成用
   不純物イオンをイオン注入する工程と、 前記マスクを用いて前記半導体基板のウェル形成領域の
   主表面に、前記トランジスタのチャネル形成領域に不純
   物が留まる不純物濃度分布を与える低エネルギで、前記
   ウェル形成用不純物イオンと同じ導電型式の不純物イオ
   ンをイオン注入する工程と、 を備えた半導体装置の製造方法。