JPH022666A - 分離能力を高めたｍｏｓトランジスタ - Google Patents
分離能力を高めたｍｏｓトランジスタInfo
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- JPH022666A JPH022666A JP63324737A JP32473788A JPH022666A JP H022666 A JPH022666 A JP H022666A JP 63324737 A JP63324737 A JP 63324737A JP 32473788 A JP32473788 A JP 32473788A JP H022666 A JPH022666 A JP H022666A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一般に集積回路に関し、より詳細には能動デバ
イス間の分離を増大させる方法及び装置に関する。
イス間の分離を増大させる方法及び装置に関する。
従来技術
集積回路の分野において必要なことは、能動デバイス間
に分離を提供し、それによって別々のトランジスタの拡
散領域間の導電を防ぐことである。
に分離を提供し、それによって別々のトランジスタの拡
散領域間の導電を防ぐことである。
普通、分離は、別々のトランジスタの拡散領域間に大誘
電領域を形成しているフィールド酸化物領域によって提
供する。
電領域を形成しているフィールド酸化物領域によって提
供する。
しかし、フィールド酸化物領域は適切な分離を提供する
のに多大な表面面積を必要とする。半導体表面における
トランジスタの密度が増加すると、フィールド酸化物領
域に要するオーバヘッドを許容することはもはやできな
い。従って、分離を提供するほかの手段が必要である。
のに多大な表面面積を必要とする。半導体表面における
トランジスタの密度が増加すると、フィールド酸化物領
域に要するオーバヘッドを許容することはもはやできな
い。従って、分離を提供するほかの手段が必要である。
多くの場合、分離は「分離トランジスタ」によって提供
され、この分離トランジスタには別々の２個のトランジ
スタの拡散領域間にゲート領域が含まれる。このゲート
にバイアスをかけて、分離トランジスタをターン・オフ
させ、それによって拡散領域間の導電を防ぐようにする
。分離トランジスタを二つのＮ影領域間に提供するため
には、通例、分離トランジスタのゲートを接地させて、
トランジスタをターン・オフする。しかし、作動中、雑
音スパイクや接地バウンスのため約２．５ボルトの電圧
しきい値を越えてしまい、ゆえに拡散ｆ！’１ｌｉ１間
の導電が住じてしまう。その結果、デバイスの信頼性が
減少してしまう。２．５ボルトの電圧しきい値は今日の
技術を代表しているが、ゲート電圧の減少により電圧し
きい値が減少し、更に問題を増やしてしまう。
され、この分離トランジスタには別々の２個のトランジ
スタの拡散領域間にゲート領域が含まれる。このゲート
にバイアスをかけて、分離トランジスタをターン・オフ
させ、それによって拡散領域間の導電を防ぐようにする
。分離トランジスタを二つのＮ影領域間に提供するため
には、通例、分離トランジスタのゲートを接地させて、
トランジスタをターン・オフする。しかし、作動中、雑
音スパイクや接地バウンスのため約２．５ボルトの電圧
しきい値を越えてしまい、ゆえに拡散ｆ！’１ｌｉ１間
の導電が住じてしまう。その結果、デバイスの信頼性が
減少してしまう。２．５ボルトの電圧しきい値は今日の
技術を代表しているが、ゲート電圧の減少により電圧し
きい値が減少し、更に問題を増やしてしまう。
従って、拡散領域間の導゛市を確実に防ぐ分離トランジ
スタ格造の必要性が産業界に生じてきた。
スタ格造の必要性が産業界に生じてきた。
問題点を解決するｌζめの手段
本発明に従い、従来の分離デバイスに関連する不利及び
問題を実質的に除去または防ぐ分離１〜ランジスタを提
供する。
問題を実質的に除去または防ぐ分離１〜ランジスタを提
供する。
本発明の分離トランジスタは、関連して下にある半導体
表面と同一の不純物形を有するゲート領域を使用する。
表面と同一の不純物形を有するゲート領域を使用する。
従って、二つのＮ形拡散領域間に分離が必要な場合、Ｐ
形半導体領域がＮ形拡散領域間に現われるので、Ｐ形ポ
リシリコン・ゲートを使用する。逆に、二つのＰ十形拡
散領ｂＡ間に分離が必要な場合は、Ｎ形ポリシリコン・
ゲートを使用する。
形半導体領域がＮ形拡散領域間に現われるので、Ｐ形ポ
リシリコン・ゲートを使用する。逆に、二つのＰ十形拡
散領ｂＡ間に分離が必要な場合は、Ｎ形ポリシリコン・
ゲートを使用する。
本発明により小さな分離デバイスの技術利点を提供する
が、そこにおいて、Ｎ形ポリシリコンとＰ形ポリシリコ
ンとの異なる仕事関数を利用することによって、ゲート
領域と拡散領域との電圧しきい値が雇人になる。これに
より、Ｎ″ｆ−セネル・トランジスタを分離するフィー
ルド・トランジスタのターン・オン電圧を、分離酸化物
の厚さを増やさずに、約１ボルト上げることが可能にな
る。
が、そこにおいて、Ｎ形ポリシリコンとＰ形ポリシリコ
ンとの異なる仕事関数を利用することによって、ゲート
領域と拡散領域との電圧しきい値が雇人になる。これに
より、Ｎ″ｆ−セネル・トランジスタを分離するフィー
ルド・トランジスタのターン・オン電圧を、分離酸化物
の厚さを増やさずに、約１ボルト上げることが可能にな
る。
この差は、デバイスと動作電圧が縮小するにつれて、ま
すます重要になってくる。
すます重要になってくる。
添付の図面に関連して以下の説明を参照することにより
、本発明及びその利点をより完全に理解することができ
るであろう。
、本発明及びその利点をより完全に理解することができ
るであろう。
実施例
本発明の好ましい実施例は、第１図〜第３図を参照する
ことにより最もよく理解され、同図において類似番号は
種々の図面の同−及び相当部分に用いる。
ことにより最もよく理解され、同図において類似番号は
種々の図面の同−及び相当部分に用いる。
第１図により、２個のＮ＋拡散領域間を分離するのに用
いる従来の分離トランジスタを示す。図示のごとく、２
個の能ｌｉｔ Ｎチャネル・トランジスタ１０及び１２
は分１１１１〜ランジスタ１４によって分離されている
。Ｎチャネル・トランジスタ１０にはＮ＋ソース／ドレ
イン領１ｙｉ １６ ａ −ｂとポリシリコン・ゲート
１８があり、一方Ｎチャネル・Ｉ・ランジスタ１２には
ソース／ドレイン領域２０ａ−ｂとゲート２２がある。
いる従来の分離トランジスタを示す。図示のごとく、２
個の能ｌｉｔ Ｎチャネル・トランジスタ１０及び１２
は分１１１１〜ランジスタ１４によって分離されている
。Ｎチャネル・トランジスタ１０にはＮ＋ソース／ドレ
イン領１ｙｉ １６ ａ −ｂとポリシリコン・ゲート
１８があり、一方Ｎチャネル・Ｉ・ランジスタ１２には
ソース／ドレイン領域２０ａ−ｂとゲート２２がある。
分離トランジスタ１４はソース／ドレイン領１ａ１６ｂ
をトランジスタ１０と共有し、ソース／ドレイン領Ｊ！
２０ ｂをトランジスタ１２と共有する。分離トラン
ジスタ１４のゲート２４は接地に接続されている。薄い
ゲート酸化物層２６によりゲート１８及び２２を下にあ
る半導体表面２８から分離し、厚いゲート酸化物２９に
より分離ゲート２４を下にある半導体表面２８から分離
する。
をトランジスタ１０と共有し、ソース／ドレイン領Ｊ！
２０ ｂをトランジスタ１２と共有する。分離トラン
ジスタ１４のゲート２４は接地に接続されている。薄い
ゲート酸化物層２６によりゲート１８及び２２を下にあ
る半導体表面２８から分離し、厚いゲート酸化物２９に
より分離ゲート２４を下にある半導体表面２８から分離
する。
Ｎチャネル分離トランジスタ１４のゲート２４は接地電
圧（Ｏボルト）に保たれている。済通、これは、分離ト
ランジスタに関連するソース／ドレイン領域１６ｂ及び
２０ｂの間に電子が流れるのを防ぐのに十分である。し
かし、能動１〜ランジスタ１０及び１２の動作中には、
電圧スパイクや接地バウンスによって電圧が分離トラン
ジスタ１４の電圧しきい値を越えてしまう。この場合、
分離トランジスタ１４はターン・オンし、それによって
ソース／ドレイン領域１６ｂ及び２０ｂの間に電流が流
れることが可能になってしまう。
圧（Ｏボルト）に保たれている。済通、これは、分離ト
ランジスタに関連するソース／ドレイン領域１６ｂ及び
２０ｂの間に電子が流れるのを防ぐのに十分である。し
かし、能動１〜ランジスタ１０及び１２の動作中には、
電圧スパイクや接地バウンスによって電圧が分離トラン
ジスタ１４の電圧しきい値を越えてしまう。この場合、
分離トランジスタ１４はターン・オンし、それによって
ソース／ドレイン領域１６ｂ及び２０ｂの間に電流が流
れることが可能になってしまう。
上述の不注意な導電を防ぐ一つの方法は、分離トランジ
スタ１４のゲート２４を負の電圧に接続することである
。しかし、実際問題として、この解決法では追加の負の
電圧をチップ上に供給しなければならず、これは複雑さ
と費用を追加してしまい、好ましくないことである。
スタ１４のゲート２４を負の電圧に接続することである
。しかし、実際問題として、この解決法では追加の負の
電圧をチップ上に供給しなければならず、これは複雑さ
と費用を追加してしまい、好ましくないことである。
第２図により本発明の分離トランジスタを示す。
この例では、分離トランジスタ３０はソース／ドレイン
領域１６ｂ及び２０ｂの間のチャネル上に１〕形ポリシ
リコン・ゲートを含んでいる。Ｐ形ポリシリコンの仕事
関数は、従来技術に用いるＮ形ポリシリコンのものより
も約１ボルト高い。これにより、分離トランジスタ３０
のターン・オン電圧は分離トランジスタ１４のｂのに比
べ約１ポル１〜有利に上がる。本発明の分離トランジス
タ３゜のこのより高いしきい値電圧により、ｌＦ？１１
ｆがソース／ドレイン領域１６ｂ及び２０ｂの間に生じ
る前に、−層大きな電荷がソース／ドレイン領域１６ｂ
又は２０ｂのどちらかに現われることが可能になる。
領域１６ｂ及び２０ｂの間のチャネル上に１〕形ポリシ
リコン・ゲートを含んでいる。Ｐ形ポリシリコンの仕事
関数は、従来技術に用いるＮ形ポリシリコンのものより
も約１ボルト高い。これにより、分離トランジスタ３０
のターン・オン電圧は分離トランジスタ１４のｂのに比
べ約１ポル１〜有利に上がる。本発明の分離トランジス
タ３゜のこのより高いしきい値電圧により、ｌＦ？１１
ｆがソース／ドレイン領域１６ｂ及び２０ｂの間に生じ
る前に、−層大きな電荷がソース／ドレイン領域１６ｂ
又は２０ｂのどちらかに現われることが可能になる。
本発明の分！ ＋−ランジスタ３０のゲート３２は、１
〕チヤネル・１〜ランジスタ用にＰ形のソース／ドレイ
ン注入と共にドーピングしてもよく、それによって注入
段階を節約することができる。そうするには、Ｎ形のま
まにしなければい１ノないゲートを）１人６ｔにマスク
しなければならない。マスクはＪでにソース／ドレイン
注入の間にこの目的で使用しているので（第３ａ図およ
び第３ｂ図参照）、追加のマスキング段階は何ら必要で
はない。
〕チヤネル・１〜ランジスタ用にＰ形のソース／ドレイ
ン注入と共にドーピングしてもよく、それによって注入
段階を節約することができる。そうするには、Ｎ形のま
まにしなければい１ノないゲートを）１人６ｔにマスク
しなければならない。マスクはＪでにソース／ドレイン
注入の間にこの目的で使用しているので（第３ａ図およ
び第３ｂ図参照）、追加のマスキング段階は何ら必要で
はない。
同様に、隣接のＰチャネル・トランジスタ間に形成した
分離ゲートは、分離トランジスタのしきい値電圧を大ぎ
くするためにＮ形添加不純物でドーピングしなければな
らない。
分離ゲートは、分離トランジスタのしきい値電圧を大ぎ
くするためにＮ形添加不純物でドーピングしなければな
らない。
トランジスタのしぎい値電圧は主にゲートの仕事関数と
基板のドーピング及びゲート酸化物の厚さにより定めら
れる。トランジスタを用いて、フィールド・プレートの
場合のように、隣接のトランジスタ間に分離を提供する
場合、しきい値電圧をできるだけ高くして分列トランジ
スタがターン・オンするのを防ぐ。従来技術では、酸化
物を１９くし、基板をチャネル・ストップ注入でドーピ
ングして、基板のドーピングを上げ、それによりしきい
値電圧を上げる。デバイスが縮小され、より早い速麿の
部分が必要になると、分離酸化物の厚さとチ１１ネル・
ストップの注入槽に制限が課せられてしまう。本開示に
より、Ｎ形とＰ形のポリシリコン・ゲート間の仕事関数
の差を、分離能力を更に増進するために使用するという
ことが教えられる。ターン・オン電圧は、ゲート材料の
仕事関数と下にある基板の仕事関数との差に直接比例す
る。
基板のドーピング及びゲート酸化物の厚さにより定めら
れる。トランジスタを用いて、フィールド・プレートの
場合のように、隣接のトランジスタ間に分離を提供する
場合、しきい値電圧をできるだけ高くして分列トランジ
スタがターン・オンするのを防ぐ。従来技術では、酸化
物を１９くし、基板をチャネル・ストップ注入でドーピ
ングして、基板のドーピングを上げ、それによりしきい
値電圧を上げる。デバイスが縮小され、より早い速麿の
部分が必要になると、分離酸化物の厚さとチ１１ネル・
ストップの注入槽に制限が課せられてしまう。本開示に
より、Ｎ形とＰ形のポリシリコン・ゲート間の仕事関数
の差を、分離能力を更に増進するために使用するという
ことが教えられる。ターン・オン電圧は、ゲート材料の
仕事関数と下にある基板の仕事関数との差に直接比例す
る。
ｖｔ″φゲート−φ基板−φｍｓ
Ｎ形ポリシリコンの場合φゲート＝４．１５、Ｐ形ポリ
シリコンの場合φゲー１〜−５．２５である。従って、
Ｐウェル上のフィールド・プレート分間にはＮ形ポリシ
リコンよりもむしろＰ形ポリシリコンを使用することに
よって、分離トランジスタのｖしを少なくとら１ボルト
上げることができる。
シリコンの場合φゲー１〜−５．２５である。従って、
Ｐウェル上のフィールド・プレート分間にはＮ形ポリシ
リコンよりもむしろＰ形ポリシリコンを使用することに
よって、分離トランジスタのｖしを少なくとら１ボルト
上げることができる。
１ヘランジスタの分離ゲートと拡散領域をドーピングす
る工程を第３ａ図および第３ｂ図に示す。
る工程を第３ａ図および第３ｂ図に示す。
Ｐチャネル・トランジスタ３６を収容するためにＮウェ
ル領１ａ３４をｐ３５板３５に形成した後、ゲート酸化
物層３７ａ、フィールド酸化物領域３７ｂ及びドーピン
グしていないポリシリコン・ゲート３８を標準的な工程
を用いて形成する。フオトレジス１−・マスク４０をパ
ターン形成して、Ｐ形ソース／ドレイン４２とＰチャネ
ル・ゲート４２ａ及びＰ形分離ゲート４３が形成される
領域を露出さ眩る。露出した領域を、一般には注入及び
拡散によって、Ｐ形添加不純物でドーピングする。
ル領１ａ３４をｐ３５板３５に形成した後、ゲート酸化
物層３７ａ、フィールド酸化物領域３７ｂ及びドーピン
グしていないポリシリコン・ゲート３８を標準的な工程
を用いて形成する。フオトレジス１−・マスク４０をパ
ターン形成して、Ｐ形ソース／ドレイン４２とＰチャネ
ル・ゲート４２ａ及びＰ形分離ゲート４３が形成される
領域を露出さ眩る。露出した領域を、一般には注入及び
拡散によって、Ｐ形添加不純物でドーピングする。
第３ｂ図において、第二のフォトレジスト・マスク４４
によりＰ形ソース／ドレイン４２とＰチャネル・ゲート
４２ａをＰ形分離ゲート４３と共に被覆し、Ｎ形添加不
純物を用いて残りのＭＯ８ｊヘランジスタ・ゲート４５
とＮ形分離ゲート４６及びＮ形ソース／ドレイン４８を
ドーピングする。
によりＰ形ソース／ドレイン４２とＰチャネル・ゲート
４２ａをＰ形分離ゲート４３と共に被覆し、Ｎ形添加不
純物を用いて残りのＭＯ８ｊヘランジスタ・ゲート４５
とＮ形分離ゲート４６及びＮ形ソース／ドレイン４８を
ドーピングする。
その次に、フォトレジスト・マスク４４を取り除く。
マスク４ｏ及び４４は酋通ＣＭＯ８工程で使用してソー
ス／ドレイン４８を定めるので、本発明の工程を実行す
るのに追加のマスクは必要ではない。
ス／ドレイン４８を定めるので、本発明の工程を実行す
るのに追加のマスクは必要ではない。
ポリシリコンのｎ形とＰ形の領域が出会うところに形成
するｐ−ｎ接合は、もしこれらの接合を短絡させるのに
ポリシリコン上のシリサイド層を使用しない場合、問題
となるということに注意されたい。この問題は現在のシ
リサイド技術を用いて回避される。
するｐ−ｎ接合は、もしこれらの接合を短絡させるのに
ポリシリコン上のシリサイド層を使用しない場合、問題
となるということに注意されたい。この問題は現在のシ
リサイド技術を用いて回避される。
本発明により信頼性の高い分離トランジスタを追加のマ
スギング段隅や注入なし′ｃ４Ｍ供するという技術利点
が提供される。この分離トランジスタは高いしきい値電
圧を有するので、その関連するソース／ドレイン領域間
の不注意な導電の可能性が減少する。
スギング段隅や注入なし′ｃ４Ｍ供するという技術利点
が提供される。この分離トランジスタは高いしきい値電
圧を有するので、その関連するソース／ドレイン領域間
の不注意な導電の可能性が減少する。
以上に本発明の好ましい実施例を詳細に説明したが、特
許請求の範囲にある精神及び範囲から離れることなく、
種々の変更、置ぎ換え、交替をこれになずことかできる
ということを理解されたい。
許請求の範囲にある精神及び範囲から離れることなく、
種々の変更、置ぎ換え、交替をこれになずことかできる
ということを理解されたい。
以上の説明に関連して、更に下記の項を開示する。
（１）２個のＮチ１１ネルＭＯＳデバイス間に分離を提
供する分離トランジスタであって、Ｐ形半導体表面と、 前記半導体表面に形成した２個のＮ形ソース／ドレイン
領域であって、前記ソース／ドレイン領域の一方がＮチ
ャネル・デバイスの一方に関連し、もう一方のソース／
ドレインａｌｌがもう一方のＮチャネル・デバイスに関
連する２個のＮ形ソース／ドレイン領域と、 分配半導体表面の上にあって、前記ソース／ドレイン領
域間にチャネルを定めて、増大した電圧しきい値を提供
し、それにより前記ソース／トレイン領域間の不注意な
導電の可能性を減少させるＰ形ゲート領域とを含む分離
トランジスタ。
供する分離トランジスタであって、Ｐ形半導体表面と、 前記半導体表面に形成した２個のＮ形ソース／ドレイン
領域であって、前記ソース／ドレイン領域の一方がＮチ
ャネル・デバイスの一方に関連し、もう一方のソース／
ドレインａｌｌがもう一方のＮチャネル・デバイスに関
連する２個のＮ形ソース／ドレイン領域と、 分配半導体表面の上にあって、前記ソース／ドレイン領
域間にチャネルを定めて、増大した電圧しきい値を提供
し、それにより前記ソース／トレイン領域間の不注意な
導電の可能性を減少させるＰ形ゲート領域とを含む分離
トランジスタ。
（２） 第（１）項に記載した分離トランジスタにお
いて、前記ソース／ドレイン領域がＮ十形拡散領域を含
む分離トランジスタ。
いて、前記ソース／ドレイン領域がＮ十形拡散領域を含
む分離トランジスタ。
（３） 第（１）墳に記載した分ｇｉ ＋−ランジス
タであって、更に、前記Ｐ形ゲート領域を前記半導体基
板から分ｌｌｌ１ｔづる厚い絶縁層を含む分離トランジ
スタ。
タであって、更に、前記Ｐ形ゲート領域を前記半導体基
板から分ｌｌｌ１ｔづる厚い絶縁層を含む分離トランジ
スタ。
（４） 第（１）項に記載した分１１１１１〜ランジ
スタにＪ３いて、前記ゲートが接地電圧に接続されてい
る分離トランジスタ。
スタにＪ３いて、前記ゲートが接地電圧に接続されてい
る分離トランジスタ。
（５）Ｐ形半導体表面に形成したＮ形ソース／ドレイン
領域を有するＮ形チャネル・トランジスタ間と、Ｎ形半
導体表面に形成したＰ形ソース／ドレイン領域を有する
Ｐ形チャネル・トランジスタ間に電気的な分離を提供す
る分離トランジスタであって、 Ｐ形チャネル・トランジスタとＮ形チャネル・トランジ
スタのうちの一方の間のＰ形半導体表面の上にあるＰ形
ゲート領域と、 Ｐ形チャネル・トランジスタとＮ形ｙ−１７ネル・トラ
ンジスタのうちの一方の間のＮ形半導体表面のＦにある
Ｎ形ゲー１〜領域とを含む分離トランジスタ。
領域を有するＮ形チャネル・トランジスタ間と、Ｎ形半
導体表面に形成したＰ形ソース／ドレイン領域を有する
Ｐ形チャネル・トランジスタ間に電気的な分離を提供す
る分離トランジスタであって、 Ｐ形チャネル・トランジスタとＮ形チャネル・トランジ
スタのうちの一方の間のＰ形半導体表面の上にあるＰ形
ゲート領域と、 Ｐ形チャネル・トランジスタとＮ形ｙ−１７ネル・トラ
ンジスタのうちの一方の間のＮ形半導体表面のＦにある
Ｎ形ゲー１〜領域とを含む分離トランジスタ。
（６）Ｐ形半導体表面に置かれた２個のＮ形拡散領域間
に分離を提供する方法が、 半導体表面の拡散領域間のところの上にあるＰ形ポリシ
リコン・ゲート領域を提供する段階と、ポリシリコン・
ゲート領域に所定の電圧を加える段階とを含む方法。
に分離を提供する方法が、 半導体表面の拡散領域間のところの上にあるＰ形ポリシ
リコン・ゲート領域を提供する段階と、ポリシリコン・
ゲート領域に所定の電圧を加える段階とを含む方法。
（７） 第（５）項に記載した方法において、所定の
電圧を加える前記段階が、接地電圧を前記ポリシリコン
・ゲートに加える段階を含む方法。
電圧を加える前記段階が、接地電圧を前記ポリシリコン
・ゲートに加える段階を含む方法。
（８） 一方のトランジスタが第二の導電形の半導体
表面に形成した第一の導電形のソース／ドレイン領域を
有し、もう一方のトランジスタが第一の導電形の半導体
表面に形成した第二の導電形のソース／ドレイン領域を
有する、分離されたＭｏＳトランジスタを集積回路に形
成する方法であって、 第一の導電形の半導体表面の第二の導電形のソース／ド
レイン領域を有する隣接のトランジスタ間の上にある第
一の導電形の分離ゲートを形成する段階と、 第二の導電形の半導体表面の第一の導電形のソース／ド
レイン領域を右する隣接のトランジスタ間の上にある第
二の導電形の分離ゲートを形成する段階とを含む方法。
表面に形成した第一の導電形のソース／ドレイン領域を
有し、もう一方のトランジスタが第一の導電形の半導体
表面に形成した第二の導電形のソース／ドレイン領域を
有する、分離されたＭｏＳトランジスタを集積回路に形
成する方法であって、 第一の導電形の半導体表面の第二の導電形のソース／ド
レイン領域を有する隣接のトランジスタ間の上にある第
一の導電形の分離ゲートを形成する段階と、 第二の導電形の半導体表面の第一の導電形のソース／ド
レイン領域を右する隣接のトランジスタ間の上にある第
二の導電形の分離ゲートを形成する段階とを含む方法。
（９） 第（８）項に記載した方法において、ｉｙＩ
記分離ゲートを形成する段階が、 ポリシリコン層を第−及び第二の導電形の半導体表面の
上に形成する段階と、 前記ポリシリコン層の部分を除去して、ＭＯＳトランジ
スタ用のゲートと前記分離ゲートを定める段階と、 第一の導電形のソース／ドレイン領域間の分離ゲートを
第二の導電形の添加不純物でドーピングする段階と、 第二の導電形のソース／ドレイン領域間の分離ゲートを
第一の導電形の添加不純物でドーピングする段階とを含
む方法。
記分離ゲートを形成する段階が、 ポリシリコン層を第−及び第二の導電形の半導体表面の
上に形成する段階と、 前記ポリシリコン層の部分を除去して、ＭＯＳトランジ
スタ用のゲートと前記分離ゲートを定める段階と、 第一の導電形のソース／ドレイン領域間の分離ゲートを
第二の導電形の添加不純物でドーピングする段階と、 第二の導電形のソース／ドレイン領域間の分離ゲートを
第一の導電形の添加不純物でドーピングする段階とを含
む方法。
（１０）第（９）項に記載した方法において、萌記第−
の導電形のソース／ドレイン領域間の分離ゲー１−をド
ーピングする前記段階が、 第一の導電形のソース／ドレイン領域と第二の導電形の
ソース／ドレイン領域間の分離ゲートとを露出させて第
一のマスクを形成する段階と、前記第一のマスクによっ
て露出されたソース／ドレイン領域及び分離ゲート領域
を第一の導電形の添加不純物でドーピングする段階とを
含む方法。
の導電形のソース／ドレイン領域間の分離ゲー１−をド
ーピングする前記段階が、 第一の導電形のソース／ドレイン領域と第二の導電形の
ソース／ドレイン領域間の分離ゲートとを露出させて第
一のマスクを形成する段階と、前記第一のマスクによっ
て露出されたソース／ドレイン領域及び分離ゲート領域
を第一の導電形の添加不純物でドーピングする段階とを
含む方法。
（１１）第（１０）項に記載した方法において、前記第
二の導電形のソース／ドレイン領域間の分離ゲートをド
ーピングづる前記段階が、 第二の導電形のソース／ドレイン領域と第一の導電形の
ソース／ドレイン領域間の分離ゲートとを露出させて第
二のマスクを形成する段階と、前記第二のマスクによっ
て露出されたソース／ドレイン領域及び分離ゲート領域
を第二の導電形の添加不純物でドーピングする段階とを
含む方法。
二の導電形のソース／ドレイン領域間の分離ゲートをド
ーピングづる前記段階が、 第二の導電形のソース／ドレイン領域と第一の導電形の
ソース／ドレイン領域間の分離ゲートとを露出させて第
二のマスクを形成する段階と、前記第二のマスクによっ
て露出されたソース／ドレイン領域及び分離ゲート領域
を第二の導電形の添加不純物でドーピングする段階とを
含む方法。
（１２）第（８）項に記載した方法であって、更に、前
記分離ゲートと所定の電圧との間に相互接続を形成する
段階を含む方法。
記分離ゲートと所定の電圧との間に相互接続を形成する
段階を含む方法。
（１３）第（１２）項に記載した方法において、前記相
互接続を形成する段階が、前記分離ゲートと接ｉｔ！Ｉ
電圧との間に相互接続を形成する段階を含む方法。
互接続を形成する段階が、前記分離ゲートと接ｉｔ！Ｉ
電圧との間に相互接続を形成する段階を含む方法。
（１４）第（８）項に記載した方法であって、更に、前
記分離ゲートとその下の半導体表面との間に厚い酸化物
領域を形成する段階を含む方法。
記分離ゲートとその下の半導体表面との間に厚い酸化物
領域を形成する段階を含む方法。
（１５）第（８）項に記載した方法によって形成する集
積回路。
積回路。
（１６）分離トランジスタ３０を提供して能動デバイス
１０．１２のＮ十拡散領ｈｉ１６ｂ、２０ｂを分離する
。分離トランジスタ３０のゲート３２は正にある半導体
表面２８と同一の導電形のものであり、それによって分
離トランジスタ３ｏのしきい値電圧が増加する。
１０．１２のＮ十拡散領ｈｉ１６ｂ、２０ｂを分離する
。分離トランジスタ３０のゲート３２は正にある半導体
表面２８と同一の導電形のものであり、それによって分
離トランジスタ３ｏのしきい値電圧が増加する。
４、図面の１！！１１Ｊ１な説明
第１図は従来の分離トランジスタを示す。
第２図は本発明の分離トランジスタを示す。
第３ａ図および第３ｂ図は、追加のマスキング段階なし
で、Ｐチ１１ネル・トランジスタとＮチャネル・トラン
ジスタの間に増大した分離トランジスタを形成する工程
を示す。
で、Ｐチ１１ネル・トランジスタとＮチャネル・トラン
ジスタの間に増大した分離トランジスタを形成する工程
を示す。
主な符号の説明
１０．１２：Ｎチャネル・トランジスタ１６ｂ、２０ｂ
：ソース／ドレイン領域２８：半導体表面 ３０：分離トランジスタ ３２：ゲート
：ソース／ドレイン領域２８：半導体表面 ３０：分離トランジスタ ３２：ゲート
Claims (1)
- （１）２個のＮチャネルＭＯＳデバイス間に分離を提供
する分離トランジスタであって、 Ｐ形半導体表面と、 前記半導体表面に形成した２個のＮ形ソース／ドレイン
領域であって、前記ソース／ドレイン領域の一方がＮチ
ャネル・デバイスの一方に関連し、もう一方のソース／
ドレイン領域がもう一方のＮチャネル・デバイスに関連
する２個のＮ形ソース／ドレイン領域と、 前記半導体表面の上にあつて、前記ソース／ドレイン領
域間にチャネルを定めて、増大した電圧しきい値を提供
し、それにより前記ソース／ドレイン領域間の不注意な
導電の可能性を減少させるＰ形ゲート領域とを含む分離
トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13727887A | 1987-12-23 | 1987-12-23 | |
| US137278 | 1987-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022666A true JPH022666A (ja) | 1990-01-08 |
Family
ID=22476618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324737A Pending JPH022666A (ja) | 1987-12-23 | 1988-12-22 | 分離能力を高めたｍｏｓトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0321738B1 (ja) |
| JP (1) | JPH022666A (ja) |
| DE (1) | DE3851419T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955437A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体装置およびその製造方法 |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697277A (ja) * | 1992-09-11 | 1994-04-08 | Texas Instr Japan Ltd | 半導体装置及びその素子分離方法 |
| EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
| US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| EP0810606B1 (en) * | 1996-05-13 | 2003-11-12 | STMicroelectronics S.r.l. | Column multiplexer |
| US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| US9502414B2 (en) | 2015-02-26 | 2016-11-22 | Qualcomm Incorporated | Adjacent device isolation |
Citations (3)
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|---|---|---|---|---|
| JPS5556663A (en) * | 1978-10-23 | 1980-04-25 | Nec Corp | Insulating-gate type field-effect transistor |
| JPS55102251A (en) * | 1979-01-29 | 1980-08-05 | Toshiba Corp | Mos integrated circuit device |
| JPS5667959A (en) * | 1979-11-05 | 1981-06-08 | Mitsubishi Electric Corp | Mos dynamic random access memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063274A (en) * | 1976-12-10 | 1977-12-13 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| JPS56103448A (en) * | 1980-01-21 | 1981-08-18 | Hitachi Ltd | Semiconductor ic device |
-
1988
- 1988-11-28 DE DE3851419T patent/DE3851419T2/de not_active Expired - Fee Related
- 1988-11-28 EP EP88119785A patent/EP0321738B1/en not_active Expired - Lifetime
- 1988-12-22 JP JP63324737A patent/JPH022666A/ja active Pending
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0321738B1 (en) | 1994-09-07 |
| DE3851419D1 (de) | 1994-10-13 |
| DE3851419T2 (de) | 1995-01-19 |
| EP0321738A3 (en) | 1990-03-07 |
| EP0321738A2 (en) | 1989-06-28 |
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