JPH0697277A

JPH0697277A - 半導体装置及びその素子分離方法

Info

Publication number: JPH0697277A
Application number: JP4269337A
Authority: JP
Inventors: Yoichi Miyai; 羊一宮井; Takayuki Nibuya; 貴行丹生谷; Yoshihiro Ogata; 喜広尾形
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1992-09-11
Filing date: 1992-09-11
Publication date: 1994-04-08
Also published as: EP0588565A2; EP0588565A3

Abstract

(57)【要約】［目的］素子領域から基板への漏れ電流を大幅に低減な
いし防止し、かつ素子分離特性を大幅に向上させる。［構成］Ｐ型基板１０上に複数の素子領域１２，１２が
Ｎ⁺ 型ウエルとして形成され、これらの素子領域１２，
１２の間の素子分離領域上にたとえばＳｉＯ2 膜からな
る絶縁膜１４とたとえばポリシリコンからなるフィール
ド電極１６とが重ねて設けられる。基板１０には、標準
の基板電圧Ｖsub が印加される。フィールド電極１６に
は、絶縁膜１４と接する基板１０の表面を実質的に蓄積
状態とするような電圧Ｖfpが印加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置および半導
体集積回路における素子分離方法に関する。

【０００２】

【従来の技術】半導体集積回路では、基板上または基板
内に形成される複数の素子が電気的に相互干渉を起こさ
ないように、それらの素子を絶縁分離する必要がある。
従来、最も使用されている素子分離法はＬＯＣＯＳ (LO
Cal Oxidation of Silicon) 法である。ＬＯＣＯＳ法
は、Ｓi3Ｎ4 膜を酸化マスクとして用いて、基板上の素
子以外の部分つまり素子分離領域またはフィールド領域
に熱酸化で厚い酸化膜を形成する方法である。図１２に
ＬＯＣＯＳ法による素子分離構造を示す。この例では、
Ｐ型半導体基板１００上にＮ⁺ 型層が素子領域１０２と
して形成され、これらの素子領域１０２，１０２の間の
素子分離領域にＬＯＣＯＳ法により熱酸化で形成された
酸化膜１０４が設けられている。

【０００３】ＬＯＣＯＳ法の外に従来よく使用されてい
るのは、フィールドプレート素子分離法である。この素
子分離法は、図１４に示すように、半導体基板１００上
の素子領域１０２，１０２の間の素子分離領域に酸化膜
１０６とフィールドプレート１０８とを重ねて設け、素
子分離領域に反転状態に至らない空乏層１１０を形成す
るようにフィールドプレート１０８にバイアスをかける
ものである。たとえば半導体基板１００がＰ型で、これ
に約−２Ｖの基板電圧が印加される場合、プレート電極
１０８には約０Ｖまたは約１．６５Ｖ等の電圧がかけら
れる。

【０００４】

【発明が解決しようとする課題】しかし、ＬＯＣＯＳ法
では、熱酸化時に素子領域１０２をマスクするＳi3Ｎ4
膜の端部下側にＳｉＯ2 が侵入して、酸化膜１０４の端
部にいわゆるバーズビーク１０４ａができるために、次
世代超ＬＳＩの要求仕様を満たすような素子分離特性を
得るのが難しい。第１に、バーズビーク１０４ａによっ
て素子領域１０２の有効面積が減少するという不具合が
ある。これに対処するため、マスクを予め変形させてマ
スク上の素子分離領域を狭める操作が一般に行われてい
るが、素子間距離が小さい場合は、リソグラフィー工程
の段階でレジストパターンが細くなりすぎて素子分離領
域の形成が不可能となる。また、酸化膜１０４において
も、バーズビーク１０４ａができることによって、その
部分の酸化膜厚が薄くなり、実効的な素子分離領域幅は
狭くなる。また、素子領域１０２にＭＯＳ型トランジス
タが形成される場合、バーズビーク１０４ａがトランジ
スタのチャンネルに両側から及んできてチャンネル幅を
狭めるために、トランジスタのしきい値が上がるという
挟チャンネル効果が発生する。

【０００５】さらに、ＬＯＣＯＳ法においては、次のよ
うなＬＯＣＯＳ特有の現象によって素子領域１０２から
基板１００中へ漏れ電流が流れるという問題がある。Ｌ
ＯＣＯＳ法では、熱酸化時に酸化膜１０４がＳi3Ｎ4 膜
の端部で押さえ付けられながら成長するため、バーズビ
ーク１０４ａの基端部付近で大きな応力が発生する。こ
の応力が原因で発生する結晶欠陥によって素子領域１０
２から基板１００へ漏れ電流が流れ、さらには応力自体
が漏れ電流の増大を招く。また、ＬＯＣＯＳ法では、図
１３に示すように、基板表面付近に基板と同じ不純物を
選択拡散した層１１２を設けて、素子分離領域のしきい
値を高くし、そこにチャンネルを形成できなくする、い
わゆるチャンネル・ストップ・インプランテーションが
併用されることが多いが、酸化膜１０４の端部付近でチ
ャンネル・ストップ層１１２の不純物と素子領域１０２
の不純物とが接してしまうと、素子領域１０２から基板
１００へ漏れ電流が流れる。また、ＬＯＣＯＳ法の素子
分離では、図１３に示すように、基板１００の電位と酸
化膜１０４上の配線１１４の電位との関係から、酸化膜
１０４の下に空乏層１１６が形成されるが、この空乏層
１１６で発生する電子・ホール対Ｅ，Ｈのうち少数キャ
リア（基板１００がＰ型の場合は電子Ｅ）が素子領域１
０２に流れ込むことにより、素子領域１０２から基板１
００へ漏れ電流が流れる。

【０００６】一方、従来のフィールドプレート素子分離
法では、図１４に示すように、素子分離領域に表面空乏
層１１０が形成されるため、この空乏層１１０で電子・
ホール対Ｅ，Ｈが発生し、そのうちの少数キャリア（基
板１００がＰ型の場合は電子Ｅ）が素子領域１０２に流
れ込むという漏れ電流の問題がある。また、図１５に示
すように素子間距離が小さくなると、素子分離領域の寄
生ＭＯＳにおいて空乏層１１０に起因したショートチャ
ンネル効果が顕著になり、十分な素子間分離耐性が得ら
れなくなる。

【０００７】本発明は、かかる問題点に鑑みてなされた
もので、素子領域から基板への漏れ電流を大幅に低減な
いし防止し、かつ素子分離特性を大幅に向上させる半導
体装置および素子分離方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第１導電型の半導体領域
と、前記半導体領域内に形成される第２導電型のソース
及びドレイン領域と、前記ソース、ドレイン領域間に形
成され前記半導体領域を被覆する絶縁層と、前記絶縁層
上に形成されるゲート電極と、前記絶縁層の下の前記第
１導電型の半導体領域を蓄積状態にする手段とを有する
構成とした。

【０００９】また、本発明の素子分離方法は、１つの半
導体基板上または基板内に形成される複数の半導体素子
を電気的に分離するための素子分離法において、前記複
数の半導体素子の間の前記基板上に絶縁膜と電極とを重
ねて設け、前記電極と対応する前記基板の表面を実質的
に蓄積状態にするように前記電極の電位を選ぶ構成とし
た。

【００１０】また、前記電極の電位が基板電位に近い値
でも、前記絶縁膜と接する前記基板の表面が実質的に蓄
積状態になるように、前記絶縁膜に前記基板の導電型に
応じた極性の電荷を含ませるか、あるいは前記電極を前
記基板と同じ導電型の半導体によって形成することとし
た。

【００１１】

【作用】本発明では、素子分離領域の基板上に絶縁膜と
電極とを重ねて素子分離領域の基板表面を実質的に蓄積
状態に制御し、そこに実質的な空乏層が形成されないよ
うにする。ＬＯＣＯＳ法のように素子分離領域上の酸化
膜を厚く形成する必要はないので、酸化膜の端部で応力
が発生することはなく、したがって素子領域の端部での
電流漏れはない。また、素子分離領域の基板表面には空
乏層が存在しないため、ここで電子・ホール対が発生す
ることがなく、したがって少数キャリアの素子領域への
侵入による電流漏れもない。さらに、本発明では、バー
ズビークに起因した素子分離特性の制限や、素子分離領
域の基板表面での空乏化に起因したショートチャンネル
効果もないので、原理的には隣り合う素子領域を互いに
接する手前まで近づけることができる。

【００１２】

【実施例】以下、図１〜図１１を参照して本発明の実施
例を説明する。図１は、本発明の素子分離方法による半
導体集積回路の断面構造を模式的に示す。この半導体集
積回路において、Ｐ型基板１０上に複数の素子領域１
２，１２がＮ⁺ 型層として形成され、これらの素子領域
１２，１２の間の基板上つまり素子分離領域上にたとえ
ばＳｉＯ2 膜からなる絶縁膜１４とたとえばポリシリコ
ンからなるフィールド電極１６とが重ねて設けられる。
基板１０には、標準の基板電圧Ｖsub が印加される。フ
ィールド電極１６には、絶縁膜１４と接する基板１０の
表面を実質的に蓄積状態とするような電圧Ｖfpが印加さ
れる。

【００１３】このように、素子分離領域の基板表面を蓄
積状態にするので、この領域に空乏層は形成されない。
なお、Ｐ型基板１０とＮ型の各素子領域１２とはＰＮ接
合を形成し、かつ基板電圧Ｖsub がバックバイアス（た
とえば−２Ｖ）としてこのＰＮ接合に作用するため、各
素子領域１２と基板１０との間には空乏層１８が形成さ
れる。しかし、この空乏層１８は、素子分離領域には及
ばない。

【００１４】図２は、本発明によって得られる素子分離
領域の基板表面付近のエネルギ状態をエネルギバンドの
モデルで示す。本発明によれば、図２の(A) に示すよう
に、基板がＰ型基板の場合には基板表面付近で平坦ない
しフィールド電極の方が高くなるようなエネルギバンド
が得られる。これにより、基板表面は蓄積状態となり空
乏層は形成されない。これに対して、従来のフィールド
プレート素子分離法においては、図２の(B) に示すよう
に、Ｐ型基板に対してはＮ型のフィールドプレートが選
ばれるため負のフラットバンド電圧ＶFBが存在し、また
フィールドプレートの電位が基板電位よりも高い値に選
ばれるため絶縁膜と基板との境界部には空乏層が形成さ
れる。

【００１５】次に、図３〜図６につき、本発明において
素子分離領域の基板表面を蓄積状態にするための具体的
な手法を説明する。

【００１６】第１の手法は、図３に示すように、素子分
離領域上の絶縁膜中に基板の導電型に応じた極性（基板
がＰ型の場合は負）の電荷を含ませる方法である。この
ように絶縁膜を帯電させることによって素子分離領域上
の基板表面に電界を生成し、この電界でフラットバンド
電圧ＶFBを相殺し、ほぼ平坦なエネルギバンドを得るこ
とが可能である。

【００１７】絶縁膜中に電荷を含ませるには、たとえば
熱酸化膜上にＣＶＤ酸化膜を蒸着する方法がある。熱酸
化で形成される酸化膜はアモルファス状の比較的密な層
であるのに対し、ＣＶＤで形成される酸化膜はアモルフ
ァス状の比較的疎な層であることから、両者の界面には
多くの結晶の不連続部が存在し、この界面の原子が負の
電荷を与える。このような結晶学上の原理を利用して絶
縁膜中に電荷を閉じ込めることができる。

【００１８】図５に、第１の手法による効果の一例を示
す。この例は、素子分離領域においてフィールド電極を
Ｎ⁺ 型ポリシリコンで構成し、絶縁膜を２００Åの熱酸
化膜と７５０ÅのＣＶＤ膜とを積層させて構成した場合
の実験データである。絶縁膜中に負の電荷が入っていな
い場合、つまり絶縁膜を熱酸化膜だけで構成した場合と
比較して、図の点線で示すように、フラットバンド電圧
ＶFBを約１Ｖ回復させてほぼ零（Ｖ）まで近付けること
ができる。このように、絶縁膜中に電荷を含ませること
によってほぼ平坦なエネルギバンドが得られる場合は、
基板電圧とほぼ等しい電圧をフィールド電極に与えるこ
とで、素子分離領域の基板表面をほぼ蓄積状態にするこ
とができる。

【００１９】素子分離領域の基板表面を蓄積状態にする
ための第２の手法は、フィールド電極を基板と同じ導電
型の半導体で構成する方法である。たとえば、基板がＰ
型基板の場合は、Ｐ型半導体でフィールド電極を構成す
ればよい。そうすることで、フィールド電極が基板電位
とほぼ同電位の下で、図４に示すようにほぼ平坦なエネ
ルギバンドが得られる。したがって、この方法において
も、フィールド電極に基板電圧とほぼ等しい電圧を与え
ることで、基板表面を蓄積状態にすることが可能であ
る。なお、図５には、第２の手法による効果の一例も示
してある。この図示の例は、Ｐ型基板に対してフィール
ド電極をＰ⁺ 型ポリシリコンで構成した場合であり、膜
厚に関係なく正のフラットバンド電圧ＶFBが得られてい
る。

【００２０】次に、第３の手法は、フィールド電極に素
子分離領域の基板表面を蓄積状態にするような電圧を強
制的に印加する方法である。たとえば、基板がＰ型でフ
ィールド電極がＮ型の場合、フラットバンド電圧ＶFBは
約−１Ｖである。したがって基板電圧が−２Ｖに設定さ
れているときは、これよりも−１Ｖ低い−３Ｖの電圧を
フィールド電極に与えることによって、フラットバンド
電圧ＶFBを回復し、基板表面を蓄積状態にすることがで
きる。もちろん、−３Ｖよりも低い電圧、たとえば−４
Ｖの電圧にすれば、より確実に蓄積状態を得ることがで
きる。

【００２１】このような第３の手法にしたがい基板電圧
とは異なる電圧をフィールド電極に与える場合は、図６
の(A) に示すように基板電圧発生回路２０とは別個にフ
ィールド電極用の特別な電圧発生回路２２を設けてもよ
いが、図６の(B) に示すように基板電圧発生回路２０の
出力端子にダイオード２４を１つまたは複数個直列に接
続することによって、所定の基板電圧Ｖsub とこれより
も所望の電圧だけ高いフィールド電圧Ｖfpとを同時に得
るようにしてもよい。

【００２２】以上、本発明にしたがって素子分離領域の
基板表面を蓄積状態にするための３つの手法を説明した
が、これらの手法を組み合わせることで、効果を一層高
められる。たとえば、基板がＰ型基板の場合は、第１の
手法により素子分離領域上の絶縁膜に負の電荷を含ませ
るとともに、第２の手法によりフィールド電極をＰ型半
導体で構成することによって、第３の手法を用いなくて
も、より確実に蓄積状態を得ることができる。なお、上
記した各手法ではＰ型基板の場合について本発明の作用
効果を説明したが、Ｎ型基板の場合でも、各部の電位ま
たは電荷の極性や導電型等が反対になるだけで、上記と
同じ作用効果が得られる。

【００２３】上述したように、本発明によれば、素子分
離領域の基板上に絶縁膜と電極とを重ねて設け、この領
域の基板表面を実質的に蓄積状態にするようにしたの
で、従来の素子分離方法にみられた種々の不具合、特に
素子分離領域から基板への電流漏れの問題および素子間
分離耐性の問題を一挙に解決することができる。

【００２４】先ず、電流漏れ（リーク）の問題に関し
て、本発明では、素子分離領域上の酸化膜をＬＯＣＯＳ
法のように厚くする必要はないので、酸化膜の端部で応
力が発生せず、したがって素子領域の端部でのリークが
なく、また素子分離領域の基板表面には空乏層が存在し
ないため電子・ホール対が発生することがなく、したが
って少数キャリアの侵入によるリークのおそれもない。

【００２５】素子分離耐性に関して、本発明では、素子
分離領域上の酸化膜をバーズビークを有しない普通の一
様な膜厚に形成してよいので、バーズビークに起因した
素子分離特性の制限がないばかりか、素子分離領域の基
板表面には空乏層が存在しないためショートチャンネル
効果が起きることもなく、原理的には素子領域同士を互
いに接する手前まで近付けることが可能である。

【００２６】図７に、本発明の方法と従来の代表的な素
子分離方法のそれぞれのリーク特性および素子分離耐性
の実験データを示す。本発明の方法によれば、素子領域
から基板へのリークを完全になくし、かつ素子領域を約
０．１μｍまで近付けることが可能である。たとえば、
６４ＭＥＧクラスのＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）の仕様では、約４ｆＡ／ｃｅｌｌ
以下のリーク（９０゜Ｃのとき）および約０．３５μｍ
程度の素子間分離間隔が要求されているが、本発明の素
子分離方法を用いることでこれらの要求仕様に余裕をも
って対応することができる。

【００２７】次に、図８〜図１１につき、本発明の素子
分離方法をＤＲＡＭに応用した具体例について説明す
る。図８は、ＤＲＡＭにおいて上記第３の手法を用いて
フィールド電極に基板電圧と等しい電圧をかける場合に
メモリアレイ内でフィールド電極に対する給電を簡易に
行うためのレイアウト例を模式的に示す略平面図であ
る。図８において、各素子領域内にはビットライン・コ
ンタクトおよびストレージノード・コンタクトが設けら
れる。フィールド電極は、各素子領域を囲むように配置
され、その所々に絶縁膜を介して基板と直結するための
コンタクトが設けられる。このように、基板に対してフ
ィールド電極が離散的に設けられたコンタクトを介して
直結されることにより、フィールド電極の各部に基板電
圧と等しい電圧を安定に供給することができる。

【００２８】図９は、スタック・イン・トレンチ・セル
に本発明を適用した例を示す。Ｐ型基板３０上に設けら
れた筒状の溝３２の内壁に酸化膜３４と、Ｎ⁺ 型のフィ
ールド電極３６と、誘電体膜３８とが積層され、中心の
芯部にＮ⁺ 型の蓄積電極４０が充填される。フィールド
電極３６，誘電体膜３８および蓄積電極４０はトレンチ
・キャパシタを構成する。このトレンチ・キャパシタの
外側を覆う酸化膜３４は素子分離用の絶縁膜である。ト
レンチ・キャパシタの側方には、Ｎ型ＭＯＳトランジス
タ４１が設けられている。このＭＯＳトランジスタ４１
において、Ｎ⁺型ソース領域４２はローカルインターコ
ネクト４４を介して蓄積電極４０に接続され、Ｎ⁺ 型ド
レイン領域４６はローカルインターコネクト４８を介し
てビットライン５０に接続され、ゲート酸化膜５２上の
トランスファ・ゲート電極５４はワードラインによって
構成されている。

【００２９】かかるスタック・イン・トレンチ・セルで
は、本発明にしたがって鞘状の酸化膜３４と接する基板
３０の表面が蓄積状態となるようにフィールド電極３６
に基板電圧と等しいか、もしくはそれよりも低い電圧が
与えられる。従来は、トレンチ・キャパシタの外側に空
乏層が形成され、そこで発生した電子・正孔対のうちの
少数キャリアが酸化膜３４と基板３０との界面に沿って
移動してソース領域４２から蓄積電極４０内に侵入し、
それによって蓄積電極４０から電流漏れが起こるという
問題があった。本発明によれば、トレンチ・キャパシタ
の外側（回り）に空乏層が形成されないため、そのよう
な蓄積電極からの電流漏れが生じるおそれはない。ま
た、隣り合うメモリ・セル間でも基板表面が蓄積状態に
なっているので、素子間分離特性を向上させることがで
きる。

【００３０】図１０は、スタック形セルに本発明を適用
した例を示す。スタック形セル構造では、Ｐ型基板６０
上に積み上げられるようにして設けられた蓄積電極６２
と、誘電体膜６４とキャパシタ電極６６とによってメモ
リセルのキャパシタが構成される。蓄積電極６２の一側
方（図１０では左側）にＮ型ＭＯＳトランジスタ６７が
設けられている。このＭＯＳトランジスタ６７におい
て、ソース領域６８は蓄積電極６２に接続され、ドレイ
ン領域７０はローカルインターコネクト７２を介してビ
ットライン７４に接続され、ゲート絶縁膜７６上のトラ
ンスファ・ゲート電極７８はＮ⁺ 型ポリシリコンからな
るワードラインで構成されている。ＭＯＳトランジスタ
６７から見て蓄積電極６２の反対側（図１０では右側）
は不活性領域つまり素子分離領域であり、この領域の基
板上にたとえばＳｉＯ2 膜からなる絶縁膜８０とフィー
ルド電極８２とが重ねて設けられている。この例では、
図８に示したような基板直結用のコンタクト部８４がフ
ィールド電極８２と基板６０との間に設けられ、このコ
ンタクト部８４を介してフィールド電極８２に基板電圧
が印加されるようになっている。

【００３１】かかるスタック形セルでは、本発明の上記
した第１および／または第２の手法によって素子分離領
域の基板表面が蓄積状態にされ、そこには空乏層が形成
されない。したがって、このスタック形セル構造でも、
蓄積電極からの電流漏れを防止し、かつ素子間分離特性
の向上をはかることができる。

【００３２】次に、図１１につき、ＤＲＡＭのＭＯＳト
ランジスタへの本発明の応用例について説明する。図９
および図１０において、ＭＯＳトランジスタ４１，６７
のワードライン（トランスファ・ゲート）下の基板表面
には空乏層５６，８６が形成される。従来のＤＲＡＭに
おいては、常時つまり書込・読出時だけでなく電荷保持
期間中でも、かかる空乏層５６，８６が存在していた。
このため、この空乏層で発生する電子・正孔対のうちの
少数キャリア（基板がＰ型の場合は電子）が蓄積電極４
０，６２に侵入して電流漏れを起こすという問題があっ
た。

【００３３】本発明によれば、図１１の(A) に示すよう
に、プリチャージ（電荷保持状態）中は、ワードライン
５４，７８の電圧をＰ型基板３０，６０の電圧よりも下
げることで、図１１の(B) に示すように、トランスファ
・ゲート下の基板表面を蓄積状態にすることができる。
これにより、プリチャージ（電荷保持状態）中は、トラ
ンスファ・ゲート下の基板表面に空乏層は形成されなく
なり、上記のようなリークの問題が解消される。したが
って、トランスファ・ゲートのソース・ドレイン間を可
及的に近づけることが可能となり、ＤＲＡＭのメモリ・
セルを構成するＭＯＳトランジスタのソース・ドレイン
間耐圧特性およびストレージ・ノードからの漏れ電流特
性を大幅に向上させることができる。

【００３４】

【発明の効果】以上説明したように、本発明の半導体装
置またはその素子分離方法によれば、素子分離領域の基
板上に絶縁膜と電極とを重ねて素子分離領域の基板表面
を実質的に蓄積状態にして、そこに実質的な空乏層が形
成されないようにしたので、素子領域から基板への漏れ
電流を大幅に低減ないし防止すると同時に微小素子分離
を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の素子分離方法による半導体集積回路の
断面構造を模式的に示す断面図である。

【図２】本発明によって得られる素子分離領域の基板表
面付近のエネルギ状態を示すエネルギバンド図である。

【図３】本発明において素子分離領域の基板表面を蓄積
状態にするための第１の手法を示すエネルギバンド図で
ある。

【図４】本発明において素子分離領域の基板表面を蓄積
状態にするための第２の手法を示すエネルギバンド図で
ある。

【図５】本発明による第１および第２の手法によるフラ
ットバンド電圧特性を示す図である。

【図６】本発明において素子分離領域の基板表面を蓄積
状態にするための第３の手法で用いる電圧発生回路を示
すブロック図である。

【図７】本発明の素子分離方法と従来の代表的な素子分
離方法のそれぞれのリーク特性および素子分離耐性を比
較して示す実験データの例を示す図である。

【図８】ＤＲＡＭにおいて本発明によりメモリアレイ内
でフィールド電極に対する給電を簡易に行うためのレイ
アウト例を模式的に示す略平面図である。

【図９】スタック・イン・トレンチ・セルに本発明を適
用した例を示す断面図である。

【図１０】スタック形セルに本発明を適用した例を示す
断面図である。

【図１１】ＤＲＡＭのＭＯＳトランジスタへの本発明の
応用例におけるワードライン電圧の制御方式およびトラ
ンスファ・ゲート下の基板表面の様子を示す図である。

【図１２】ＬＯＣＯＳ法による素子分離を示す断面図で
ある。

【図１３】ＬＯＣＯＳ法による素子分離における問題点
を示す断面図である。

【図１４】従来のフィールドプレート素子分離方法によ
る素子分離を示す断面図である。

【図１５】素子間距離を小さくした場合の従来のフィー
ルドプレート素子分離方法による素子分離を示す断面図
である。

【符号の説明】

１０基板１２素子領域１４絶縁膜１６フィールド電極３０基板３４絶縁膜３６フィールド電極４１ＭＯＳトランジスタ６０基板８０絶縁膜８２フィールド電極８４コンタクト部

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体領域と、前記半導体領域内に形成される第２導電型のソース及び
ドレイン領域と、前記ソース、ドレイン領域間に形成され前記半導体領域
を被覆する絶縁層と、前記絶縁層上に形成されるゲート電極と、前記絶縁層の下の前記第１導電型の半導体領域を蓄積状
態にする手段とを有することを特徴とする半導体装置。
【請求項２】１つの半導体基板上または基板内に形成
される複数の半導体素子を電気的に分離するための素子
分離方法において、前記複数の半導体素子の間の前記基板上に絶縁膜と電極
とを重ねて設け、前記電極と対応する前記基板の表面を
実質的に蓄積状態にするように前記電極の電位を選ぶこ
とを特徴とする素子分離方法。
【請求項３】前記絶縁膜に前記基板の導電型に応じた
極性の電荷を含ませることを特徴とする請求項１に記載
の素子分離方法。
【請求項４】前記電極を前記基板と同じ導電型の半導
体によって形成することを特徴とする請求項１に記載の
素子分離方法。