JPH02267641A

JPH02267641A - データ計測装置

Info

Publication number: JPH02267641A
Application number: JP1086857A
Authority: JP
Inventors: Kazuo Mihashi; 和雄三橋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-04-07
Filing date: 1989-04-07
Publication date: 1990-11-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、データ処理装置用のデータ計測装置に関する
ものである。

［従来の技術］前記データ計測装置としては、例えば、データ処理装置
におけるプログラムの実行時間を計測する装置や、デー
タ処理時における特定の事象パターンの発生頻度を計測
する装置が該当する。

第２図（ａ　）、　（ｂ　）は、それぞれ、このような
データ計測装置の従来例を示したものである。

第２図（ａ）に示したデータ計測装置１は、計測対象で
あるデータ（被計測データ）に関してビット単位で計測
を行うものであり、前記被計測データを構成する各ビッ
トが独立した意味を持つ場合に使用される。

一方、第２図（ｂ）に示したデータ計測装置２は、複数
のビットで構成されるデータパターン（事象パターン）
単位で計測を行うものであり、被計測データに関して複
数のビットの組み合わせによるデータパターンが独立し
た意味を持つ場合に使用される。

これらのデータ計測装置１，２は、いずれも、所定のデ
ータ処理を実行するデータ処理装置４から、被計測デー
タと、制御信号（クロック等）を受ける。

第２図（ａ）、（ｂ）において、符号５は前記被計測デ
ータを送るための信号線束であり、また符号６は前記制
御信号を送るための信号線束である。

また、これらのデータ計測装置１．２は、いずれも、ｎ
個のカウンタ（＃Ｏ〜＃ｎまで）を有している。

これは、信号線束５を構成している信号線の数（９本で
ある）に合わせて、計測の単位となるビット毎に、ある
いはデータパターン毎にカウンタを設けたものである。

計測装置１の各カウンタは直接信号線束５の対応する信
号線に接続されているのに対して、計測装置２の各カウ
ンタはデコーダ８を介して接続されているという違いは
あるが、いずれにしても、各カウンタは、前記データ処
理装置４からの制御信号によって動作するカウント制御
回路９から発信されるカウント有効信号９ａによって＋
１の加算動作を行い、また、リセット信号１０を受けて
カウント数をリセットする。

また、各カウンタは、セレクター１１を介して表示回路
１２に接続されていて、セレクター１１に入る表示指示
信号１３によって、各カウンタのカウント数が表示回路
１２に表示可能にされている。

［発明が解決しようとする課題］ところで、通常、計測装置では、装置内の限られたスペ
ースに、計測に必要な各種の回路素子を納めなければな
らず、その限られたスペースのために、装置内に配備し
得るカウンタの数も制限されてしまう。

従って、前述の従来例のように、計測の単位となるビッ
ト毎、あるいはデータパターン毎といったように、計測
したい事象（ビットやデータパターン）毎にカウンタを
必要とする構成では、装置内に確保し得るカウンタの設
置スペースから逆に計測し得る事象数自体が制限されて
しまい、現実には、計測対象となる事象数が多数の装置
を得ることが困難であるという問題があった。

また、事象数を増大させた場合には、その分、カウンタ
数が増大し、そのために装置が大型化したり、あるいは
コスト高になるという問題もあった。

そのため、これらの問題を解決することが今後の解決課
題として、要望されていた。

本発明は、前記事情に鑑みてなされたもので、装置内の
スペースから計測し得る事象数が制限されることがなく
、計測したい事象数の多数化が容易で、しかも事象数の
増大に対しても、大型化やコストアップといった問題の
生じないデータ計測装置を提供することを目的とする。

［課題を解決するための手段］本発明に係るデータ計測装置は、データ処理装置用のも
ので、計測対象である各計測データ自体が記憶エリアの
アドレスとして使用される計測内容保持用のＲＡＭを備
えている。

そして、各計測データが発生する毎に、前記ＲＡＭの計
測データに対応するアドレスの内容を叶び出して、その
内容に＋１の加算を行った後、再び元のアドレスに書き
込むことを特徴とする。

［作用］本発明に係るデータ計測装置は、ＲＡＭの各アドレスに
書き込まれた内容が、そのまま各計ホ１１データの発生
頻度となり、一つのＲＡＭで、そのＲＡＭアドレスの数
に相当する事象を計測することができる。

そのため、計測する事象毎にカウンタを用意した従来の
場合と比較すると、小さな金物量で膨大な数の事象につ
いて計測することが可能であり、従来装置の場合と比較
して、装置内のスペースから計測し得る事象数が制限さ
れることがなく、計測したい事象数の多数化が容易で、
しかも事象数の増大に対しても、大型化やコストアップ
といった問題を生じない。

［実施例］第１図は、本発明に係るデータ計測装置の一実施例の構
成を示したものである。

この一実施例のデータ計測装置は、第１のセレクタ２０
、ＲＡＭ２１、加算回路２２、第２のセレクタ２３、リ
セットスイッチ２４、イニシャライズアドレス生成カウ
ンタ制御回路２５、アドレスカウンタ２６とを具備して
いる。

前記第１のセレクタ２０は、前ｊｔＥＲＡＭ２１にアド
レス信号として入力させる信号を選択するためのもので
ある。

選択の対象となる信号は、第１の信号２８、第２の信号
２９、第３の信号３０、第４の信号３Ｉの４種類であり
、セレクタ２０に入力する選択指示信号Ｘ、Ｙの組み合
わせによって、その内の一つを選択することができる。

選択指示信号Ｘ、　Ｙは、それぞれ２値化信号で、（Ｘ
、Ｙ）　−（０゜Ｏ）のときは第１の信号２８が、（Ｘ
、Ｙ）＝　（０１）のときは第２の信号２９が、（ｘ、
ｙ）（１，Ｏ）のときは第３の信号３０が、（Ｘ、Ｙ）
−（１，１）のときは第４の信号３１が選択される。

ここに、第１の信号２８は、ＲＡＭ２１に書き込まれた
計測内容を表示させる時に使用するアドレス（表示アド
レス）を示すものであり、表示アドレススイッチ２８ａ
を介して発せられる。

第２の信号２９は、この実施例の場合には、未使用であ
る。

第３の信号３０は、前記ＲＡＭ２１に内容を書き込む際
に使用するアドレス（計測実行アドレス）を示すもので
ある。この計測実行アドレスとしては、計測対象である
被計測データが使われている。

第４の信号３１は、ＲＡＭ２１に書き込まれた内容をク
リアする時に使用するアドレス（イニシャライズアドレ
ス）を示すものである。

前記ＲＡＭ２１は、計測内容保持用のもので、記憶エリ
アのアドレス指定が前記セレクタ２０を介して入力する
信号によってなされる。従って、計測対象である各被計
測データ自体が記憶エリアのアドレスとして使用されて
、各アドレスに書き込まれる内容が、そのアドレスに対
応した被計測データ（即ち、事象パターン）の発生頻度
となる。

このＲＡＭ２１には、前記セレクタ２０に接続されてア
ドレス信号を受けるＡ端子、チップセレクト信号を受け
るσ１端子、ライトイネーブル信号を受けるＷＥ端子、
入出力データ用のＩ１０端子が装備されている。

前記加算回路２２は、発生頻度を計測するために＋１の
加算処理を行う回路で、前述の第１のセレクタ２０や後
述の第２のセレクタ２３などとの協働によって、前記Ｒ
ＡＭ２１に書き込まれた発生頻度を＋１更新させる場合
などに使用される。

前記第２のセレクタ２３は、計測結果を表示装置（図示
路）に送る場合、あるいは、前記ＲＡＭ２１から読み出
されて加算回路２２によって加算された発生頻度を再び
ＲＡＭ２１に戻す場合、あるいはＲＡＭ２１の内容をク
リアする場合に使われる。該セレクタ２３に入力する選
択指示信号Ｚによって、出力信号を切り替えるもので、
Ｚ＝０の場合には加算回路２２の出力信号を出力し、Ｚ
＝１の場合にはＯを出力する。

前記リセットスイ・／チ２４は、ＲＡＭ２１の内容をク
リアする場合に使うノンロックスイッチで、該スイッチ
２４の操作によって、イニシャライズアドレス生成カウ
ンタ制御回路２５が動作する。

前記イニシャライズアドレス生成カウンタ制御回路２５
は、ＲＡＭ２１の内容をイニシャルするために、カウン
トイネーブル信号２５ａと、“０”ロード信号２５ｂと
を発生するものである。

前記カウントイネーブル信号２５ａは、セレクタ２０の
選択指示信号Ｙとして働くとともに、セレクタ２３にお
ける選択信号信号Ｚととしても働き、さらに、ＯＲゲー
ト３３の一方の入力端子に供給されている。

前記ＯＲゲート３３は、他方の入力端子にデータ有効表
示信号３４を受けており、このＯＲゲート３３の出力信
号が、セレクタ２０の選択指示信号Ｘとなる。前記デー
タ有効表示信号３４は、計測タイミングを作る信号であ
る。

さらに、ＯＲゲート３３の出力信号は、ＮＡＮＤゲート
３６の一方の入力端子に供給されている。

、、：のＮＡＮＤ’７’−ト３６の他方の入力端子には
、クロック信号３７が入り、このＮＡＮＤゲート３６の
出力信号が、前記ＲＡＭ２１におけるライトイネーブル
信号となっている。

前記アドレスカウンタ２６は、前記イニシャライズアド
レス生成カウンタ制御回路２５からのカウントイネーブ
ル信号２５ａと“０”ロード信号２５ｂとカウント用ク
ロック信号３８とを受けて、前記セレクタ２０に入力す
る第４の信号３１となるイニシャライズアドレス信号を
生成する。

次に、前記一実施例のデータ計測装置における計測処理
時の動作を説明する。

第３図は、前記一実施例における計測処理時のタイムチ
ャートを示している。

まず、リセットスイッチ２４を操作、つまり、第１図と
逆の方向に切り替えて、ＲＡＭ２１の内容をクリアする
（第３図（ａ）参照）。

この場合、リセットスイッチ２４の切り替えによってイ
ニシャライズアドレス生成カウンタ制御回路２５が動作
して、切り替え時に“０″ロ一ド信号２５ｂとして“Ｈ
”のパルスが出力され（第３図（Ｃ）参照）、“Ｈ”か
ら“Ｌ”になった時点よりクリア処理が終了するまでカ
ウントイネーブル信号２５ａが“Ｈ”の状態で出力され
る（第３図（ｄ）参照）。

“０″ロード出力２５ｂとカウントイネーブル信号２５
Ｈの出力によって、アドレスカウンタ２６がイニシャラ
イズアドレスの生成を開始する。

また、同時に、第１のセレクタ２０の選択指示信号（ｘ
、　ｙ）が（１，１）となり（第３図（ｆ）参照）、さ
らに、第２のセレクタ２３の選択指示信号Ｚが１となる
。

アドレスカウンタ２６によって生成されたイニシャライ
ズアドレスは、ＲＡＭ２１に出力される。

アドレスカウンタ２６は、カウント用クロック信号３８
にしたがってイニシャライズアドレスを“０″から順に
カウントアツプし、カウントアツプの動作毎にイニシャ
ライズアドレスに対応したＲＡＭアドレスの内容がオー
ル′０”に書き換えられ、アドレスカウンタ２６による
イニシャライズアドレスのカウントアツプが最大値まで
進むと、ＲＡＭ２１の内容の全てがオール“０″となり
、ＲＡＭ２１のクリア処理が終了する。

クリア処理の終了時には、カウントイネーブル信号２５
ａは“Ｌ”に戻り（第３図（ｄ）参照）、セレクタ２０
の選択指示信号（ｘ、ｙ）が（０゜０）になる。

クリア処理の終了によって、計測準備の完了となる。

計測準備が完了したら、計測の実行となる。

計測時は、データ有効表示信号３４が“Ｈ”の状態にあ
り（第３図（ｅ）参照）、セレクタ２０の選択指示信号
（Ｘ、Ｙ）が（１，０）となり（第３図（ｆ）参照）、
セレクタ２３の選択指示信号Ｚが０となる。

この結果、セレクタ２０においては、第３の信号３０、
即ち、被計測データである計測実行アドレスがＲＡＭア
ドレスとして選択される。そして、被計測データがセレ
クタ２０からＲＡＭ２１に送られる毎に、その被計測デ
ータの発生頻度の計測がなされる。

この発生頻度の計測は、発生する事象（計測データ）毎
に、該計数データをアドレスとするＲＡＭ２１の記憶エ
リアの内容を呼び出して、その内容に加算回路２２によ
って＋１の加算を行った後、再び元のアドレスに書き込
むことによって完了する。

ＲＡＭ２１に保存された計測結果は、表示装置（図示路
）に表示することができる。

計測結果を表示できるのは、データ有効表示信号３４お
よびカウントイネーブル信号２５ａの双方が“Ｌ”の状
態にある場合（第３図（ａ）、（ｄ）、（ｅ）参照）で
、この場合には、セレクタ２０の選択指示信号（ｘ、ｙ
）が（０，０）に設定され、第１の信号２８である表示
アドレスによってＲＡＭアドレスが指定される。

なお、第３図（ａ）において、「クリア」と「計測Ｊと
の間、および「計測Ｊと「表示」との間は、いずれもｄ
ｏｎ’ｔ　ｃａｒｅの状態であり、実質上「表示ゴの状
態である。

以上の説明から明らかなように、一実施例のデータ計測
装置は、ＲＡＭ２１の各アドレスに書き込まれた内容が
、そのまま各計測データの発生頻度となり、一つのＲＡ
Ｍ２１で、そのＲＡＭアドレスの数に相当する事象を計
測することができる。

［発明の効果コ以上の説明から明らかなように、本発明に係るデータ計
測装置は、ＲＡＭの各アドレスに書き込まれた内容が、
そのまま各計測データの発生頻度となり、一つのＲＡＭ
で、そのＲＡＭアドレスの数に相当する事象を計測する
ことができる。

【図面の簡単な説明】

第１図は本発明に係るデータ計測装置の一実施例の構成
図、第２図（ａ）および第２図（ｂ）はそれぞれ従来の
データ計測装置の構成説明図、第３図は前記一実施例に
おける計測処理時のタイムチャートである。２０・・・・・・セレクタ、２１・・・・・・ＲＡＭ、
２２・・・・・・加算回路、２３・・・・・・セレクタ
、２４・・・・・・リセットスイッチ、２５・・・・・
・イニシャライズアドレス生成カウンタ制御回路、２６
・・・・・・アドレスカウンタ、３１・・・・・・第３
の信号（計測実行アドレス−被計測データ）。

Claims

【特許請求の範囲】データ処理装置用のデータ計測装置であって、計測対象
である各計測データ自体が記憶エリアのアドレスとして
使用される計測内容保持用のＲＡＭを備えて、各計測データが発生する毎に、前記ＲＡＭの計測データ
に対応するアドレスの内容を呼び出して、その内容に＋
１の加算を行った後、再び元のアドレスに書き込むこと
を特徴としたデータ計測装置。