JPH0146891B2 - - Google Patents

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JPH0146891B2
JPH0146891B2 JP54148031A JP14803179A JPH0146891B2 JP H0146891 B2 JPH0146891 B2 JP H0146891B2 JP 54148031 A JP54148031 A JP 54148031A JP 14803179 A JP14803179 A JP 14803179A JP H0146891 B2 JPH0146891 B2 JP H0146891B2
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bits
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Nippon Electric Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
    • G09G1/02—Storage circuits

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Remote Sensing (AREA)
  • Radar, Positioning & Navigation (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Image Input (AREA)
  • Image Processing (AREA)
  • Memory System (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 本発明は読み出し書き込み可能メモリ（ランダ
ム・アクセス・メモリ：RAM）を有する情報処
理装置に関する。
従来上記情報処理装置が付随する（場合によつ
ては装置内部に含まれる）記憶装置（RAM）の
番地指定は、通常２進符号で構成されるアドレス
指定部によつて行なわれていた。例えば、ワード
（16ビツト）単位でアドレスが割り付けられた記
憶装置では、１個のワード・アドレスで16ビツト
のデータを同時に記憶装置に入出力していた。
近年開発されたラスター・スキヤン型カソー
ド・レイ・チユーブCRTのスクリーン上に、文
字図形等を表現させるグラフイツク表示装置にお
いては、映像情報を示すドツト情報を記憶する為
に使用される情報処理装置が有する記憶装置の価
格が、半導体メモリの採用によつて年々低廉化し
ており、グラフイツク表示装置等への半導体メモ
リの応用が活発化してきている。一方、グラフイ
ツク表示の変わりに文字表示を行なう場合には、
１文字を７ビツト乃至８ビツト構成の２進符号で
表現しており、ドツト単位（ビツト単位）の番地
指定をする必要はなかつた。しかしながら、グラ
フイツク表示装置として使用する時は、各ドツト
を１つ１つ描画する事によつて文字図形を表現し
ているので、記憶装置内の各ドツトを直接ドツト
毎に番地指定できる事が望まれる。この要求から
ワード・アドレス部とは別に、さらに２進符号で
構成されるドツト・アドレス部を付加した構成の
情報処理装置が提供されている。ここで、グラフ
イツク表示装置は、基本的に記憶装置の１ビツト
がスクリーン上の文字図形の１ドツトに対応して
おり、スクリーン上の表示ドツト数が横方向1024
ドツト、縦方向1024ドツトであるとすると、記憶
容量は少なくとも1024×1024＝１メガビツト
（128キロ・バイト）が必要となる。更に、この大
容量の記憶装置の内容を１ビツト単位で変更して
いく事によつて文字図形を順次描画しているの
で、その変更が高速に実行されるものでなければ
実用に値しない。
従来の情報処理装置はドツト単位のデータを変
更する為に、１メモリ・サイクル内で記憶装置内
のデータを読み出し（リード（READ））、修正
し（モデイフアイ（MODIFY））再び同一番地に
修正結果を書き込む（ライト（WRITE））よう
な動作を行なつており、第１図に示すように構成
されている。ここでは、１つのアドレスで示され
るデータのビツト数が16ビツトの場合について示
してある。
ワード・アドレス・レジスタ２の出力が、記憶
装置１のアドレス入力ADに接続され、入力され
たアドレス情報により指定される番地に格納され
ている16ビツトのデータが同時に、記憶装置１の
出力端子DOより出力され、セツト（SET）、リ
セツト（RESET）、反転（コンプリメント
（COMPLEMENT））及び置換（リプレイス
（REPLACE））等の修正機能を持つたゲート群４
に入力され、制御信号（CMD）の指示に従がつ
て16ビツトの全ビツトについて無条件に修正を行
なつた後、記憶装置１の入力端子DIに入力され
読出された時と同じアドレスに格納される。
このとき、メモリへのデータ書き込みを指示す
る信号MWを以下に述べるように制御する回路を
付加する事によつて、ゲート群４で修正され入力
端子DIに接続される16ビツトのデータ線のうち
ドツト・アドレスによつて特定された１ビツトの
みを記憶装置１に書き込み、１ビツト単位の修正
変更を可能としている。即ち、16ビツトのドツ
ト・アドレスを個々に指定する為、４ビツトの２
進符号で構成されるドツト・アドレス・レジスタ
３の出力が、マルチプレクサ５に入力され、マル
チプレクサ５のもう一方の入力には、上記データ
書込み信号MWが入力され、このMWが能動的と
なつたときにのみ、マルチプレクサ５の16本の出
力のうちの１本のみがドツト・アドレス・レジス
タ３からの入力信号の状態に従つて能動的となる
ように構成され、これらマルチプレクサ５からの
16本の出力信号のそれぞれがデータの各ビツトに
対応した記憶プレーン（この例では16枚のプレー
ン構成を記憶装置が持つ事になる。）に接続され
る。即ちワード・アドレス部によつて16ビツトの
データを記憶装置より取り出しその16ビツトのデ
ータのうち１ビツトのみを選択的に変更して書き
込む為、４ビツトの２進符号で構成されるドツ
ト・アドレス・レジスタを持ち、CPU（中央処理
装置）から送出されるメモリ書き込み指示信号
MWをドツト・アドレス・レジスタで指示された
ドツトが格納される記憶装置のみに選択的に送出
し、他の残りの15ビツトについては、MW信号の
供給を停止し、書き込みを実行しないように１ド
ツト単位の変更を可能としていた。このようにす
ることによつて、第３図に示すようなデータの書
き換えが可能となる。
第３図にはドツト・アドレス指定によつて処理
されるデータの変化の様子の一例が示されてお
り、修正機能としてコンプリメント（データの内
容を１／０反転する）モードが修正機能制御信号
CMDによつて与えられ、ドツト・アドレス・レ
ジスタの内容は２進数で“1010”である場合につ
いて示してある。16ビツトの変更前データが全ビ
ツト、修正機能ゲート群４によつてコンプリメン
ト修正され、下位より11ビツト目のデータ（アド
レス“1010”）だけが記憶装置に書き込まれる。
しかしながら、上記従来装置では次に示すよう
な欠点があつた。
まず、MW信号にドツト・アドレス信号の条件
を組み合わす事によつて、データ・ビツト数に等
しい数の新らしい書込み指示信号（第１図におけ
るMW0〜MW15）を作り出す回路（マルチプレ
クサ５）が必要となると同時に、MW信号線の種
類が増し、その為に記憶装置との接続配線が増加
していた。特に記憶装置の各ビツトの重みに従つ
て相異なる選択信号線MW0〜MW15を各セル毎
に配線しなければならないため、製造上非常に困
難であつた。
更に、ドツト毎の番地指定が配線によつて固定
化されてしまい、１ドツト単位でしかデータの変
更を行なえないという欠点もあつた。従つて１ド
ツト単位の変更を必らずしも必要としないような
データ変更、例えば記憶装置の全領域あるいは一
部の複数ビツト領域をリセツト（RESET）する
ような場合があつても、１メモリ・サイクルでは
１ドツトの変更しか実行できない為全領域を変更
するための時間が増加する等、記憶装置を使用す
る際の自由度を著じるしく低下させていた。
本発明の目的は、上記欠点を除去し極めて簡単
な回路でドツト単位のデータ変更を可能とした情
報処理装置を提供する事にある。
上記目的を達成するため本発明の情報処理装置
の基本的構成は、処理用データあるいはプログラ
ムデータ（OPコードデータ）等情報処理に必要
とされるデータを記憶する記憶部と、この記憶部
のアドレスを指定するアドレス指定部と、この記
憶部へのデータ書き込み指示するデータ書き込み
制御手段と、前記記憶部から読み出されたデータ
を修正命令に従つて所定の修正（データセツト、
リセツト、反転、置換、書き換え等）を実行する
修正機能ゲート群と、この修正機能ゲート群で修
正されるべきデータの一部あるいは全部を指定す
る修正データビツト指定部とを有し、この修正デ
ータビツト指定部で指定されたデータビツトに前
記修正を加え、前記記憶部へ書き込むようにした
ことを特徴とする。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第３図に本実施例の要部回路ブロツク図を示
す。
ワード・アドレス・レジスタ１２の出力が、記
憶装置１１のアドレス入力ADに接続され、その
指定されたアドレスに格納されていた16ビツトの
データが、同時に記憶装置１１の出力端子DOか
ら出力され、リセツト、セツト、反転、置換等の
修正機能を持つゲート群１４に入力される。さら
にゲート群１４の一方の入力には、データのビツ
ト数に等しい16ビツトで構成されるドツト・アド
レス・レジスタ１３が接続され、修正機能制御信
号CMDによつて指定される修正を、どのビツト
に対して実行するかを決定する。ドツト・アドレ
ス・レジスタ１３によつて、修正機能を実行しな
いように指定されたビツトのデータについては、
ゲート群１４を単に素通りするだけで、入出力間
におけるデータ変更は生じない。この動作を実行
するための回路構成の最も簡単な例は、ドツト・
アドレス・レジスタ１３の出力が“１”レベルで
あるビツトに対応する記憶装置１１から読み出さ
れたデータのビツトに修正を加えるように構成す
ればよい。一例として反転修正命令を実行する場
合には、記憶装置１１から読み出されたデータの
各ビツトに対して、２本の通路を設け、そのうち
１本にはインバータを、又これら２本の通路の
夫々の入口にはトランスフアーゲートを設けてお
き、前記ドツトアドレスレジスタの16ビツト出力
の各々と前記反転命令信号とで論理積をとり、そ
の出力が“１”のビツトのみインバータを有する
通路のゲートを開け、それ以外のビツト（“０”）
に対しては、インバータを有しない残りの通路の
ゲートを開けるように制御ゲートを組めばよい。
これにより、ドツト・アドレス・レジスタ１３で
“１”を指定されたビツトのみが反転されて記憶
装置１１に書き込まれることになる。
更に、第１図から明らかなようにゲート群１４
の出力は記憶装置１１のデータ入力端子DIに接
続され、書込み指示信号MWが、能動状態になつ
たとき、修正変更された16ビツトのデータを、全
て同時に記憶装置１１内に書き込む事によつてド
ツト単位のデータ変更を可能にしている。
第４図は、本発明の一実施例におけるデータ変
更化の様子を示している。第３図における従来方
法の一実施例と同一条件の場合について示してあ
る。ドツト・アドレスは下位より11ビツト目の内
容だけが“１”であり、他のビツトは全て“０”
であるとする。即ち11ビツト目のチタンのみを反
転させるように構成したもので変更前データのう
ち下位より11ビツト目のデータのみが、修正機能
ゲート群１４によつて反転修正され変更後のデー
タとしてゲート群１４の出力全ビツトが記憶装置
１１に書き込まれる。
第５図は、修正機能ゲート群１４における反転
命令を実行するゲートの１ビツト当りの回路構成
の一実施例である。同図から明らかなようにドツ
ト・アドレスが“１”の場合にのみ入力データが
反転され、“０”の場合には入力、出力のデータ
に変化はなくそのままの信号が記憶装置１１に出
力され書き込まれる。
本発明における情報処理装置では、上記したよ
うに、ドツト単位のデータ修正変更が簡単なゲー
ト回路構成で容易に実行できる。又、ドツト・ア
ドレスを１ビツトづつインクリメントあるいはデ
クリメントして、ドツト指定を順次変更させるよ
うに設定する場合には、これをシトレジスタで構
成して左方向へのビツト・ローテーシヨン、ある
いは右方向へのビツト・ローテーシヨンを行なう
ことによつて、容易にかつ高速でビツト指定を行
なうことができる。さらにドツト・アドレス・レ
ジスタをプログラマブルカウンタ等で構成し、そ
の設定値を任意に変更できるようにすれば、例え
ばドツト・アドレス・レジスタの値を全て“１”
あるいはその一部のみを“１”にしたときには全
ビツトあるいは一部の複数ビツトを同時にデータ
修正変更する事が可能となり、情報の高速処理を
実現できる。又、ワード・アドレスで指定される
データを例えば、上位領域、下位領域の２種に区
分し、ドツト領域のみの修正変更を実行する事に
よつて、データの選択区分修正が可能となる等、
自由度の高い情報制御を提供する事ができる。特
に、本発明によれば文字、図形表示CRTに表示
すべきパターンデータに対して、１ビツト単位あ
るいは複数ビツト単位でのデータの修正変更が高
速で達成でき、特に高速処理機能をもつマイクロ
プロセツサを使用することなく、処理速度が比較
的遅い低価格のプロセツサでも充分パターン変更
が行なえるという利点がある。
更に、本発明の情報処理装置の設計パターンに
関しても、記憶装置１１を構成する各記憶セルへ
の書き込み制御信号線MWは全セル共通に配線す
ることができるため、メモリ設計が非常に簡易化
されるとともに、従来のようにビツト単位の選択
を行なうためのマルチプレクサ５も不必要とな
り、経済的にも極めて有利である。
尚、ドツト・アドレス・レジスタ１３は修正機
能ゲート群１４の出力端と記憶装置１１の入力端
（DI）との間に設けてもよいことは明らかであ
る。
【図面の簡単な説明】
第１図は従来の情報処理装置の要部ブロツク
図、第２図は本発明の情報処理装置の一実施例を
示す要部ブロツク図、第３図は従来のデータ処理
によるデータ図、第４図は本発明の一実施例にお
けるデータ処理によるデータ図、第５図は本発明
の一実施例で使用される修正機能ゲート群の１部
を示す論理回路図である。 １，１１……記憶装置、２，１２……ワード・
アドレス・レジスタ、３，１３……ドツト・アド
レス・レジスタ、４，１４……修正機能ゲート
群、５……マルチプレクサー。

Claims (1)

    【特許請求の範囲】
  1. １ 情報群を記憶する記憶部と、該記憶部の番地
    を指定する番地指定部と、この番地指定部によつ
    て指定された番地から読み出された所定ビツトか
    らなる情報群の特定のビツトに修正を加える情報
    修正部と、前記所定ビツトと同数のシフトビツト
    を有するシフトレジスタと、前記情報修正部で修
    正されるべき前記特定のビツトの位置の指定を行
    なうビツト位置指定部とを具備し、前記情報修正
    部は実際に修正を行なう修正ゲート部と修正を行
    なうことなく入力されたビツトをそのまま出力す
    る非修正ゲート部とを対として各ビツト毎に有し
    ており、前記記憶部から読み出された前記情報の
    うち前記ビツト位置指定部で指定されたビツトは
    前記修正ゲート部へ入力し、指定されないビツト
    は前記非修正ゲート部へ入力することによつて、
    修正ビツトと非修正ビツトとを同時に前記記憶部
    の前記指定された番地へ書き込み、かつ次に修正
    すべき情報のビツト位置の指定は前記ビツト位置
    指定部のシフト操作によつて実行することを特徴
    とする情報処理装置。
JP14803179A 1979-11-15 1979-11-15 Information processing device Granted JPS5671154A (en)

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