JPH0226787B2 - - Google Patents
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- Publication number
- JPH0226787B2 JPH0226787B2 JP57068209A JP6820982A JPH0226787B2 JP H0226787 B2 JPH0226787 B2 JP H0226787B2 JP 57068209 A JP57068209 A JP 57068209A JP 6820982 A JP6820982 A JP 6820982A JP H0226787 B2 JPH0226787 B2 JP H0226787B2
- Authority
- JP
- Japan
- Prior art keywords
- brazing
- ceramic substrate
- plating
- lead pin
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing of the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3465—Application of solder
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体用リードピンのろう付方法の
改良に関する。
改良に関する。
近時、半導体IC或いはLSIは、高信頼性、高集
積化の要請から従来使用されてきたデユアルイ
ン・パツケージ型のものからプラグイン・パツケ
ージ型のものに変りつつある。
積化の要請から従来使用されてきたデユアルイ
ン・パツケージ型のものからプラグイン・パツケ
ージ型のものに変りつつある。
このプラグイン・パツケージIC用リードピン
のセラミツク基板へのろう付は、従来第１図ａに
示す如くセラミツク１にメタライズし、そのメタ
ライズ２の上にNiめつき３を施して成るセラミ
ツク基板４のNiめつき３上に、第１図ｂに示す
如くカーボン治具５を用いてろう材６をセツト
し、さらにその上にリードピン７をセツトし、然
る後炉中ろう付する方法が一般的であつた。
のセラミツク基板へのろう付は、従来第１図ａに
示す如くセラミツク１にメタライズし、そのメタ
ライズ２の上にNiめつき３を施して成るセラミ
ツク基板４のNiめつき３上に、第１図ｂに示す
如くカーボン治具５を用いてろう材６をセツト
し、さらにその上にリードピン７をセツトし、然
る後炉中ろう付する方法が一般的であつた。
ところで、このろう付方法では、ろう材６が粒
状の非常に小さなものである為、セラミツク基板
４のNiめつき３上にセツトされないものが出た
り、或いはセツトされてもろう材６の位置が悪い
為にリードピン７がろう付されなかつたり、ろう
付不良によりろう付強度不足が生じた。しかも一
度リードピン７のろう付不良を起したセラミツク
基板４は廃棄処分するか、又はリードピン７を再
ろう付するのであるが、前者はセラミツク基板４
の歩留りが非常に悪くなり、後者は甚だ手間がか
かるものである。
状の非常に小さなものである為、セラミツク基板
４のNiめつき３上にセツトされないものが出た
り、或いはセツトされてもろう材６の位置が悪い
為にリードピン７がろう付されなかつたり、ろう
付不良によりろう付強度不足が生じた。しかも一
度リードピン７のろう付不良を起したセラミツク
基板４は廃棄処分するか、又はリードピン７を再
ろう付するのであるが、前者はセラミツク基板４
の歩留りが非常に悪くなり、後者は甚だ手間がか
かるものである。
この為、第２図ａに示す如くリードピン７にろ
う材６′をろう付し、良品を選別して第２図ｂに
示す如くセラミツク基板４にセツトし、炉中ろう
付する方法が行われている。
う材６′をろう付し、良品を選別して第２図ｂに
示す如くセラミツク基板４にセツトし、炉中ろう
付する方法が行われている。
然しこの方法では、リードピン７へのろう材
６′へのろう付不良が多い為、選別に極めて多く
の労力を要する。しかも第３図ａ，ｂに示す如く
ろう材６′の位置により外周面にろう材６′のまわ
り込んだリードピン７ができると、容易に選別し
きれないものであり、このリードピン７がセラミ
ツク基板４にろう付されると、ろう付強度不足、
ろう付不能などの現象が生じた。
６′へのろう付不良が多い為、選別に極めて多く
の労力を要する。しかも第３図ａ，ｂに示す如く
ろう材６′の位置により外周面にろう材６′のまわ
り込んだリードピン７ができると、容易に選別し
きれないものであり、このリードピン７がセラミ
ツク基板４にろう付されると、ろう付強度不足、
ろう付不能などの現象が生じた。
本発明は斯かる諸事情に鑑みなされたものであ
り、リードピンをセラミツク基板の所定位置に確
実に且つ正確にろう付できて、ろう付不良、ろう
付強度不足の生じない半導体用リードピンのろう
付方法を提供せんとするものである。
り、リードピンをセラミツク基板の所定位置に確
実に且つ正確にろう付できて、ろう付不良、ろう
付強度不足の生じない半導体用リードピンのろう
付方法を提供せんとするものである。
本発明による半導体用リードピンのろう付方法
は、第４図ａに示す如くリードピン７の全表面に
ろう材となる材料で該リードピン７の材料と固溶
しない一成分８をめつきし、一方第４図ｂに示す
如く残りのろう材成分９をセラミツク基板４の所
定位置にを所定量だけ一層めつきし、然る後この
セラミツク基板４のめつき層９上に第４図ｃに示
す如く前記のめつきされたリードピン７をセツト
し、水素ガス又は水素ガスと不活性ガス雰囲気の
炉中でろう付することを特徴とするものである。
は、第４図ａに示す如くリードピン７の全表面に
ろう材となる材料で該リードピン７の材料と固溶
しない一成分８をめつきし、一方第４図ｂに示す
如く残りのろう材成分９をセラミツク基板４の所
定位置にを所定量だけ一層めつきし、然る後この
セラミツク基板４のめつき層９上に第４図ｃに示
す如く前記のめつきされたリードピン７をセツト
し、水素ガス又は水素ガスと不活性ガス雰囲気の
炉中でろう付することを特徴とするものである。
尚、リードピン７の全表面にめつきする成分８
は、リードピン７に用いられているFe−Ni−
（Co）合金と固溶せず且つ電気伝導度に優れ耐食
性の良い金属、例えばAgなどが適し、セラミツ
ク基板４の所定位置にめつきする残りの成分９
は、前記成分８と共晶或いは固溶し、融点を下げ
且つ電気伝動度が良好であり、さらにFe−Ni−
（Co）合金と濡れやすい金属、例えばCu、Sn、
Znなどが好ましい。
は、リードピン７に用いられているFe−Ni−
（Co）合金と固溶せず且つ電気伝導度に優れ耐食
性の良い金属、例えばAgなどが適し、セラミツ
ク基板４の所定位置にめつきする残りの成分９
は、前記成分８と共晶或いは固溶し、融点を下げ
且つ電気伝動度が良好であり、さらにFe−Ni−
（Co）合金と濡れやすい金属、例えばCu、Sn、
Znなどが好ましい。
前記の如くろう材となる材料の一成分８をめつ
きしたリードピン７を、ろう材となる材料の残り
の成分９をめつきしたセラミツク基板４に炉中ろ
う付すると、第４図ｄに示す如くろう材成分８，
９は共晶又は固溶する為、低い温度でろう材成分
８，９の拡散が起り、合金ろう材１０となり、良
好なフイレツトが形成されて、確実に且つ所定位
置に正確にろう付される。しかもこのろう付され
たリードピン７は、表面に電気伝導度に優れ耐食
性の良い金属のろう材成分８が薄く均一に残るの
で、低接触抵抗特性を有するものである。また本
発明の半導体用リードピンのろう付方法は、ろう
材成分８，９をめつき法によりリードピン７、セ
ラミツク基板４に取付けるので、均一なろう合金
１０によつてろう付されることになるので、歩留
りの良いろう付を行うことができる。
きしたリードピン７を、ろう材となる材料の残り
の成分９をめつきしたセラミツク基板４に炉中ろ
う付すると、第４図ｄに示す如くろう材成分８，
９は共晶又は固溶する為、低い温度でろう材成分
８，９の拡散が起り、合金ろう材１０となり、良
好なフイレツトが形成されて、確実に且つ所定位
置に正確にろう付される。しかもこのろう付され
たリードピン７は、表面に電気伝導度に優れ耐食
性の良い金属のろう材成分８が薄く均一に残るの
で、低接触抵抗特性を有するものである。また本
発明の半導体用リードピンのろう付方法は、ろう
材成分８，９をめつき法によりリードピン７、セ
ラミツク基板４に取付けるので、均一なろう合金
１０によつてろう付されることになるので、歩留
りの良いろう付を行うことができる。
次に本発明による半導体用リードピンのろう付
方法の効果を明瞭ならしめる為に、その具体的な
実施例と従来例について説明する。
方法の効果を明瞭ならしめる為に、その具体的な
実施例と従来例について説明する。
実施例
第４図ａに示す如くFe−Ni42重量％より成る
直径0.35mm、長さ3.5mmのリードピン７の全表面
に、Ag８を20μバレルめつきし、一方第４図ｂに
示す如くセラミツク１にメタライズし、そのメタ
ライズ２の上に無電解Niめつき３を施して成る
セラミツク基板４のNiめつき３の上に、無電解
Cuめつき９を5μ施した。然る後このセラミツク
基板４のCuめつき９上に第４図ｃに示す如く前
記のAgめつき８の施されたリードピン７をセツ
トし、850℃、H2気流中のコンベア炉で加熱し
て、第４図ｄに示す如くリードピン７をセラミツ
ク基板４にろう付した。
直径0.35mm、長さ3.5mmのリードピン７の全表面
に、Ag８を20μバレルめつきし、一方第４図ｂに
示す如くセラミツク１にメタライズし、そのメタ
ライズ２の上に無電解Niめつき３を施して成る
セラミツク基板４のNiめつき３の上に、無電解
Cuめつき９を5μ施した。然る後このセラミツク
基板４のCuめつき９上に第４図ｃに示す如く前
記のAgめつき８の施されたリードピン７をセツ
トし、850℃、H2気流中のコンベア炉で加熱し
て、第４図ｄに示す如くリードピン７をセラミツ
ク基板４にろう付した。
従来例
第１図ａに示す如くセラミツク１にメタライズ
し、そのメタライズ２の上に無電解Niめつき３
を施して成るセラミツク基板４のNiめつき３上
に、第１図ｂに示す如くカーボン冶具５を用いて
Ag−Cu28重量％より成る直径0.35mm、高さ0.35
mmの粒状のろう材６をセツトし、さらにその上に
直径0.35mm、長さ４mmのFe−Ni42重量％より成
るリードピン７をセツトし、然る後850℃、H2気
流中のコンベア炉で加熱してリードピン７をセラ
ミツク基板４にろう付した。
し、そのメタライズ２の上に無電解Niめつき３
を施して成るセラミツク基板４のNiめつき３上
に、第１図ｂに示す如くカーボン冶具５を用いて
Ag−Cu28重量％より成る直径0.35mm、高さ0.35
mmの粒状のろう材６をセツトし、さらにその上に
直径0.35mm、長さ４mmのFe−Ni42重量％より成
るリードピン７をセツトし、然る後850℃、H2気
流中のコンベア炉で加熱してリードピン７をセラ
ミツク基板４にろう付した。
然して実施例及び従来例のリードピンのろう付
具合を検査した処、実施例のものはリードピンが
セラミツク基板に確実に且つ所定位置に正確にろ
う付されてろう付強度が高く且つ歩留り100％で、
その上リードピンの表面に均一に薄くAgめつき
されて低接触抵抗特性を有していたのに対し、従
来例のものはろう付不良によるろう付強度不足、
ろう付されないものなどが40％もあつて甚だ歩留
りが悪かつた。
具合を検査した処、実施例のものはリードピンが
セラミツク基板に確実に且つ所定位置に正確にろ
う付されてろう付強度が高く且つ歩留り100％で、
その上リードピンの表面に均一に薄くAgめつき
されて低接触抵抗特性を有していたのに対し、従
来例のものはろう付不良によるろう付強度不足、
ろう付されないものなどが40％もあつて甚だ歩留
りが悪かつた。
以上詳記した通り本発明の半導体用リードピン
のろう付方法によれば、リードピンをセラミツク
基板の所定位置に確実に且つ正確にろう付でき
て、ろう付不良、ろう付強度不足が全く生ぜず、
その上リードピンの表面に均一に薄く電気伝導度
が高く耐食性の良いろう材の一成分がめつきされ
て残るので、リードピンに低接触抵抗特性が備わ
る等の優れた効果がある。
のろう付方法によれば、リードピンをセラミツク
基板の所定位置に確実に且つ正確にろう付でき
て、ろう付不良、ろう付強度不足が全く生ぜず、
その上リードピンの表面に均一に薄く電気伝導度
が高く耐食性の良いろう材の一成分がめつきされ
て残るので、リードピンに低接触抵抗特性が備わ
る等の優れた効果がある。
第１図ａ，ｂは従来の半導体用リードピンのろ
う付方法の工程を示す図、第２図ａ，ｂは更に従
来の半導体用リードピンのろう付方法の工程を示
す図、第３図ａ，ｂはろう材をろう付したリード
ピンの不良品を示す図、第４図ａ，ｂ，ｃ，ｄは
本発明による半導体用リードピンのろう付方法の
工程を示す図である。 １……セラミツク、２……メタライズ、３……
Niめつき、４……セラミツク基板、７……リー
ドピン、８……ろう材となる材料の一成分、９…
…ろう材となる材料の残りの成分、１０……合金
ろう材。
う付方法の工程を示す図、第２図ａ，ｂは更に従
来の半導体用リードピンのろう付方法の工程を示
す図、第３図ａ，ｂはろう材をろう付したリード
ピンの不良品を示す図、第４図ａ，ｂ，ｃ，ｄは
本発明による半導体用リードピンのろう付方法の
工程を示す図である。 １……セラミツク、２……メタライズ、３……
Niめつき、４……セラミツク基板、７……リー
ドピン、８……ろう材となる材料の一成分、９…
…ろう材となる材料の残りの成分、１０……合金
ろう材。
Claims (1)
- １ リードピンの全表面にろう材となる材料で該
リードピンの材料と固溶しない一成分をめつき
し、残りのろう材成分をセラミツク基板の所定位
置に所定量だけ一層めつきし、然る後このセラミ
ツク基板のめつき層上に前記のめつきされたリー
ドピンをセツトし、水素ガス又は水素ガスと不活
性ガス雰囲気の炉中でろう付することを特徴とす
る半導体用リードピンのろう付方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068209A JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068209A JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184749A JPS58184749A (ja) | 1983-10-28 |
| JPH0226787B2 true JPH0226787B2 (ja) | 1990-06-12 |
Family
ID=13367172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068209A Granted JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184749A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10208635B4 (de) * | 2002-02-28 | 2010-09-16 | Infineon Technologies Ag | Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle |
-
1982
- 1982-04-23 JP JP57068209A patent/JPS58184749A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184749A (ja) | 1983-10-28 |
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