JPH02268004A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02268004A JPH02268004A JP9000489A JP9000489A JPH02268004A JP H02268004 A JPH02268004 A JP H02268004A JP 9000489 A JP9000489 A JP 9000489A JP 9000489 A JP9000489 A JP 9000489A JP H02268004 A JPH02268004 A JP H02268004A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波帯で動作するＧａＡｓショットキ障壁
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＦＥＴと
称する）の５０Ω内部整合回路に関する。
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＦＥＴと
称する）の５０Ω内部整合回路に関する。
〔従来の技術］
従来、ＧａＡｓＭＥＳＦＥＴを用いた半導体装置の５０
Ωインピ一ダンス内部整合回路は、チップコンデンサに
よるキャパシタンス、及びボンディングワイヤによるイ
ンダクタンスとで構成される集中定数的整合回路と、ア
ルミナ等の誘電体基板上に設けられたマイクロストリッ
プ伝送ライン及びオーブンスタブパターンによる分布定
数的整合回路とで構成されている。
Ωインピ一ダンス内部整合回路は、チップコンデンサに
よるキャパシタンス、及びボンディングワイヤによるイ
ンダクタンスとで構成される集中定数的整合回路と、ア
ルミナ等の誘電体基板上に設けられたマイクロストリッ
プ伝送ライン及びオーブンスタブパターンによる分布定
数的整合回路とで構成されている。
例えば、第３図に示すように、ＧａＡｓＭＥＳＦＥＴチ
ップ１の両側にチップコンデンサ２Ａ２Ａを配設し、か
つその両側に整合回路基板３゜３を配設し、夫々をボン
ディングワイヤ４．５で接続している。このチップコン
デンサ２は、誘電体基板２１の上面に表面導体２２を形
成している。
ップ１の両側にチップコンデンサ２Ａ２Ａを配設し、か
つその両側に整合回路基板３゜３を配設し、夫々をボン
ディングワイヤ４．５で接続している。このチップコン
デンサ２は、誘電体基板２１の上面に表面導体２２を形
成している。
また、整合回路基板３には、マイクロストリップ伝送ラ
イン３２とオープンスタブパターン３３を形成している
。
イン３２とオープンスタブパターン３３を形成している
。
そして、チップコンデンサ２Ａ及びボンディングワイヤ
４．５で集中定数的整合回路が構成され、整合回路基板
３で分布定数的整合回路が構成される。
４．５で集中定数的整合回路が構成され、整合回路基板
３で分布定数的整合回路が構成される。
上述したＧａＡｓＭＥＳＦＥＴの内部整合回路では、Ｇ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔチップ１自体の
インピーダンスが非常に低いため、整合回路基板３にお
ける伝送ライン３２による位相回転、及びオープンスタ
ブパターン３３．ボンディングワイヤ４゜５のインダク
タンス、チップコンデンサ２Ａのキャパシタンスのみで
低Ｑ値を保った内部整合回路を構成することが困難な場
合が生じるという問題がある。
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔチップ１自体の
インピーダンスが非常に低いため、整合回路基板３にお
ける伝送ライン３２による位相回転、及びオープンスタ
ブパターン３３．ボンディングワイヤ４゜５のインダク
タンス、チップコンデンサ２Ａのキャパシタンスのみで
低Ｑ値を保った内部整合回路を構成することが困難な場
合が生じるという問題がある。
本発明はＱ値を低くした内部整合回路を構成することが
できる半導体装置を提供することを目的とする。
できる半導体装置を提供することを目的とする。
本発明の半導体装置は、内部整合回路の一部を構成する
チップコンデンサを、誘電体基板の表面に形成した表面
導体の一部を抵抗体で構成している。
チップコンデンサを、誘電体基板の表面に形成した表面
導体の一部を抵抗体で構成している。
〔作用］
上述した構成では、抵抗体によりチップコンデンサのイ
ンピーダンスをシフトし、内部整合回路のＱ値を低減す
る。
ンピーダンスをシフトし、内部整合回路のＱ値を低減す
る。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の斜視図である。図示のよう
に、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔチップ１
の両側にチップコンデンサ２．２を配設し、かつその両
側に整合回路基板３．３を配設し、夫々をボンディング
ワイヤ４．５で接続して内部整合回路を構成している。
に、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔチップ１
の両側にチップコンデンサ２．２を配設し、かつその両
側に整合回路基板３．３を配設し、夫々をボンディング
ワイヤ４．５で接続して内部整合回路を構成している。
前記チップコンデンサ２は、第２図に拡大平面図を示す
ように、誘電体基板２１の上面に設計中心値の容量を得
るための表面導体２２及び２３を設け、これらの表面導
体２２．２３の間に２〜３Ω程度の抵抗体２４を配設し
ている。換言すれば、表面導体の一部を抵抗体２４で構
成している。
ように、誘電体基板２１の上面に設計中心値の容量を得
るための表面導体２２及び２３を設け、これらの表面導
体２２．２３の間に２〜３Ω程度の抵抗体２４を配設し
ている。換言すれば、表面導体の一部を抵抗体２４で構
成している。
また、前記整合回路基Ｆｉ、３には、アルミナ基板３１
に導体膜でマイクロストリップ伝送線路３２とオープン
スタブパターン３３を形成している。
に導体膜でマイクロストリップ伝送線路３２とオープン
スタブパターン３３を形成している。
そして、ボンディングワイヤ４は、ＧａＡｓＭＥＳＦＥ
Ｔチップ１のゲートバッドからチップコンデンサ２．２
の各表面導体２３に接続している。
Ｔチップ１のゲートバッドからチップコンデンサ２．２
の各表面導体２３に接続している。
また、ボンディングワイヤ５はチップコンデンサ２．２
の各表面導体２２から整合回路基板３，３の各伝送線路
３２に接続している。
の各表面導体２２から整合回路基板３，３の各伝送線路
３２に接続している。
この構成によれば、チップコンデンサ２は、表面導体２
２と２３の間に抵抗体２４を配設しているため、インピ
ーダンスがシフトされる。即ち、第４図（ａ）は本発明
の回路構成によるインピーダンス整合をスミスチャート
図表上に示したものであり、この構成では、チップコン
デンサ２の抵抗体２４によってインピーダンスはスミス
チャートの実数軸上を５０Ω側ヘシフトする。このため
、第４図（ｂ）に示した従来の内部整合回路に比べて、
本発明の内部整合回路のＱ値を低く抑えることが可能と
なる。
２と２３の間に抵抗体２４を配設しているため、インピ
ーダンスがシフトされる。即ち、第４図（ａ）は本発明
の回路構成によるインピーダンス整合をスミスチャート
図表上に示したものであり、この構成では、チップコン
デンサ２の抵抗体２４によってインピーダンスはスミス
チャートの実数軸上を５０Ω側ヘシフトする。このため
、第４図（ｂ）に示した従来の内部整合回路に比べて、
本発明の内部整合回路のＱ値を低く抑えることが可能と
なる。
なお、このように低Ｑ値に抑えることにより、多段構成
化する傾向のある内部整合回路を段数を増すことなく回
路構成できるため、広帯域、安定かつ低コストなデバイ
スを実現することが可能となり、抵抗体２４により生じ
る−０．３ｄＢ程度の損失は充分補うことができる。
化する傾向のある内部整合回路を段数を増すことなく回
路構成できるため、広帯域、安定かつ低コストなデバイ
スを実現することが可能となり、抵抗体２４により生じ
る−０．３ｄＢ程度の損失は充分補うことができる。
また、抵抗体２４の位置を適宜に設定することにより、
インダクタンスの補償を好適に行うことができる。
インダクタンスの補償を好適に行うことができる。
以上説明したように本発明は、内部整合回路を構成する
チップコンデンサの表面導体の一部を抵抗体で構成する
ことにより、インピーダンスをシフトして該内部整合回
路のＱ値を低く抑えることができる。また、内部整合回
路の段数を増やす必要もなく、広帯域で安定かつ低コス
トに構成できる効果もある。
チップコンデンサの表面導体の一部を抵抗体で構成する
ことにより、インピーダンスをシフトして該内部整合回
路のＱ値を低く抑えることができる。また、内部整合回
路の段数を増やす必要もなく、広帯域で安定かつ低コス
トに構成できる効果もある。
第１図は本発明の一実施例の斜視図、第２図は本発明に
係るチップコンデンサの拡大平面図、第３図は従来の半
導体装置の斜視図、第４図はインピーダンス整合のスミ
スチャート図表であり、同図（ａ）は本発明の場合、同
図（ｂ）は従来の場合を夫々示している。 １・・・Ｃ，ａＡｓＭＥＳＦＥＴチップ、２・・・チン
プコンデンサ（本発明）、２Ａ・・・チップコンデンサ
（従来）、３・・・整合回路基板、４．５・・・ボンデ
ィングワイヤ、２１・・・誘電体基板、２２．２３・・
・表面導体、２４・・・抵抗体、３１・・・アルミナ基
板、３２・・・伝送ライン、３３・・・オープンスタブ
）＜ターン。 第２
係るチップコンデンサの拡大平面図、第３図は従来の半
導体装置の斜視図、第４図はインピーダンス整合のスミ
スチャート図表であり、同図（ａ）は本発明の場合、同
図（ｂ）は従来の場合を夫々示している。 １・・・Ｃ，ａＡｓＭＥＳＦＥＴチップ、２・・・チン
プコンデンサ（本発明）、２Ａ・・・チップコンデンサ
（従来）、３・・・整合回路基板、４．５・・・ボンデ
ィングワイヤ、２１・・・誘電体基板、２２．２３・・
・表面導体、２４・・・抵抗体、３１・・・アルミナ基
板、３２・・・伝送ライン、３３・・・オープンスタブ
）＜ターン。 第２
Claims (1)
- １．ＧａＡｓショットキ障壁電界効果トランジスタを形
成したチップに、チップコンデンサ，ボンディングワイ
ヤ，及び整合回路基板等で構成される内部整合回路を接
続してなる半導体装置において、前記チップコンデンサ
は、誘電体基板の表面に形成した表面導体の一部を抵抗
体で構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000489A JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000489A JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268004A true JPH02268004A (ja) | 1990-11-01 |
| JP2658376B2 JP2658376B2 (ja) | 1997-09-30 |
Family
ID=13986469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000489A Expired - Lifetime JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658376B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235682A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 半導体装置 |
-
1989
- 1989-04-10 JP JP9000489A patent/JP2658376B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235682A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 半導体装置 |
| US5525841A (en) * | 1994-02-22 | 1996-06-11 | Nec Corporation | Power gaAs fet having internal matching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658376B2 (ja) | 1997-09-30 |
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