JPH02268342A - ラフ・シミュレーション装置 - Google Patents
ラフ・シミュレーション装置Info
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- JPH02268342A JPH02268342A JP1090037A JP9003789A JPH02268342A JP H02268342 A JPH02268342 A JP H02268342A JP 1090037 A JP1090037 A JP 1090037A JP 9003789 A JP9003789 A JP 9003789A JP H02268342 A JPH02268342 A JP H02268342A
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- JP
- Japan
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- logic circuit
- circuit description
- calculation formula
- node
- calculation
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- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ラフ・シミュレーション装置に関し、
容量データを自動生成でき、入力データ生成の容易化を
図ることを目的とし、 論理回路記述を入力する第１の入力手段と、所定の容量
算出式を入力する第２の入力手段と、前記論理回路記述
から素子のパラメータ情報を抽出する抽出手段と、抽出
手段により抽出された素子のパラメータ情報を、前記容
量算出式の変数に対応して予め設定されたキー変数に変
換する変換手段と、前記容量算出式にキー変数を代入し
て演算を実行する演算手段と、演算手段の演算結果を、
前記論理回路記述に反映して新たな論理回路記述を生成
する生成手段と、を備えて構成している。
図ることを目的とし、 論理回路記述を入力する第１の入力手段と、所定の容量
算出式を入力する第２の入力手段と、前記論理回路記述
から素子のパラメータ情報を抽出する抽出手段と、抽出
手段により抽出された素子のパラメータ情報を、前記容
量算出式の変数に対応して予め設定されたキー変数に変
換する変換手段と、前記容量算出式にキー変数を代入し
て演算を実行する演算手段と、演算手段の演算結果を、
前記論理回路記述に反映して新たな論理回路記述を生成
する生成手段と、を備えて構成している。
本発明は、ラフ・シミュレーション装置に関し、特に、
容量データを自動生成して使い勝手を改善したラフ・シ
ミニレ−シロン装置に関する。
容量データを自動生成して使い勝手を改善したラフ・シ
ミニレ−シロン装置に関する。
設計された回路構成が、所望の電気的仕様を満足するか
否かを確認するために行われる電子回路シミュレーショ
ンは、特に、大規模集積回路例えばＶ Ｌ Ｓ Ｉ （
Ｖｅｒｙ ｌａｒｇｅ ５ｃａｌｅ ｉｎｔｅｇｒａｔ
ｉｏｎ）の設計に必要不可欠なものとなっている。
否かを確認するために行われる電子回路シミュレーショ
ンは、特に、大規模集積回路例えばＶ Ｌ Ｓ Ｉ （
Ｖｅｒｙ ｌａｒｇｅ ５ｃａｌｅ ｉｎｔｅｇｒａｔ
ｉｏｎ）の設計に必要不可欠なものとなっている。
一般に、電子回路シミュレーションは、ラフ・シミュレ
ーションを行ったあと、ファイナル・シミュレーション
に進むといった２つのシミュレーション過程を行う。本
発明はラフ・シミュレーションに関するものである。ラ
フ・シミュレーションは、論理設計の直後に回路定数を
決定する目的で行われ、一方、ファイナル・シミュレー
ションは、マスクパターンを決定したあとに、パターン
検証システムを用いて回路定数を求める目的で行われる
。
ーションを行ったあと、ファイナル・シミュレーション
に進むといった２つのシミュレーション過程を行う。本
発明はラフ・シミュレーションに関するものである。ラ
フ・シミュレーションは、論理設計の直後に回路定数を
決定する目的で行われ、一方、ファイナル・シミュレー
ションは、マスクパターンを決定したあとに、パターン
検証システムを用いて回路定数を求める目的で行われる
。
しかしながら、従来のラフ・シミュレーションにあって
は、シミュレーション実行に必要な配線容量を、手計算
で求める構成となっていたため、入力データ作成の容易
化といった観点からみた場合、使い勝手の悪いものであ
った。
は、シミュレーション実行に必要な配線容量を、手計算
で求める構成となっていたため、入力データ作成の容易
化といった観点からみた場合、使い勝手の悪いものであ
った。
すなわち、ラフ・シミュレーション実行時の入力データ
は、回路を構成する素子の種類や素子の結線情報（ノー
ド情報を含む）および素子の大きさや抵抗値等などのパ
ラメータ情報であり、ノードにつながる容量値は当初の
データに含まれていない。したがって、この容量値は設
計者が手計算によって求め、この計算結果をあらためて
入力しなければならなかった。
は、回路を構成する素子の種類や素子の結線情報（ノー
ド情報を含む）および素子の大きさや抵抗値等などのパ
ラメータ情報であり、ノードにつながる容量値は当初の
データに含まれていない。したがって、この容量値は設
計者が手計算によって求め、この計算結果をあらためて
入力しなければならなかった。
しかも、ラフ・シミュレーション時には定数の最適解が
得られるまで試行を繰り返すため、この試行の回数が多
い程、容量計算の回数も増えることとなり、−層不便に
なるとともに、計算ミスやノード検索ミス等の人為的過
誤が避けられなくなり、シミュレーションの精度にも悪
影響を与えかねない。
得られるまで試行を繰り返すため、この試行の回数が多
い程、容量計算の回数も増えることとなり、−層不便に
なるとともに、計算ミスやノード検索ミス等の人為的過
誤が避けられなくなり、シミュレーションの精度にも悪
影響を与えかねない。
本発明は、このような問題点に鑑みてなされたもので、
容量データを自動生成でき、入力データ生成の容易化を
図ることを目的としている。
容量データを自動生成でき、入力データ生成の容易化を
図ることを目的としている。
本発明に係るラフ・シミュレーション装置は上記目的を
達成するために、論理回路記述を入力する第１の入力手
段と、所定の容量算出式を入力する第２の入力手段と、
前記論理回路記述から素子のパラメータ情報を抽出する
抽出手段と、抽出手段により抽出された素子のパラメー
タ情報を、前記容量算出式の変数に対応して予め設定さ
れたキー変数に変換する変換手段と、前記容量算出式に
キー変数を代入して演算を実行する演算手段と、演算手
段の演算結果を、前記論理回路記述に反映して新たな論
理回路記述を生成する生成手段と、を備えて構成してい
る。
達成するために、論理回路記述を入力する第１の入力手
段と、所定の容量算出式を入力する第２の入力手段と、
前記論理回路記述から素子のパラメータ情報を抽出する
抽出手段と、抽出手段により抽出された素子のパラメー
タ情報を、前記容量算出式の変数に対応して予め設定さ
れたキー変数に変換する変換手段と、前記容量算出式に
キー変数を代入して演算を実行する演算手段と、演算手
段の演算結果を、前記論理回路記述に反映して新たな論
理回路記述を生成する生成手段と、を備えて構成してい
る。
本発明では、論理回路記述および容量算出式に基づいて
各ノード毎の容量データが自動的に生成され、この容量
データを各ノードに反映した新たな論理回路記述が生成
される。
各ノード毎の容量データが自動的に生成され、この容量
データを各ノードに反映した新たな論理回路記述が生成
される。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係るラフ・シミュレーション装置
の一実施例を示す図である。
の一実施例を示す図である。
第１図は一実施例の機能ブロックを概念的に表した図で
、その機能の一部若しくは全部はソフトウェアによって
実現されている。第１図において、１は第１の入力手段
、２は第２の入力手段、３は抽出手段、４は変換手段、
５は演算手段、６は生成手段である。
、その機能の一部若しくは全部はソフトウェアによって
実現されている。第１図において、１は第１の入力手段
、２は第２の入力手段、３は抽出手段、４は変換手段、
５は演算手段、６は生成手段である。
第２図は、本実施例におけるラフ・シミュレーシッン処
理プログラムの要部のフローチャートである。
理プログラムの要部のフローチャートである。
第２図において、ステップＰ、は所定の容量算出代（後
述する）を入力するステップで、このステップは第２の
入力手段２として機能する。ステップＰ２は入力された
容量算出式をシミュレーションに都合のよいデータ構造
となるようにコード化するステップで、コード化された
容量算出式は適当な記憶装置に記憶される。
述する）を入力するステップで、このステップは第２の
入力手段２として機能する。ステップＰ２は入力された
容量算出式をシミュレーションに都合のよいデータ構造
となるようにコード化するステップで、コード化された
容量算出式は適当な記憶装置に記憶される。
ここで、容量算出式は、シミュレーション対象の論理回
路のノードにつながる素子のパラメータ毎の変数を持っ
ており、この変数に実際の素子パラメータを代入するこ
とにより、そのノードの容量値を求めることのできる所
定の容量算出式である。なお、この容易算出式は設計者
によって入力される。
路のノードにつながる素子のパラメータ毎の変数を持っ
ており、この変数に実際の素子パラメータを代入するこ
とにより、そのノードの容量値を求めることのできる所
定の容量算出式である。なお、この容易算出式は設計者
によって入力される。
容量算出式の一例を別表１に示す。
別表１に示した例は、次式■〜■をＦＯＲＴＲＡＮ言語
で記述したものである。
で記述したものである。
Ｃ０Ｎ＝（５，２ｘＷＤＮ＋２１．５ｘＮＬＮ＋１．１
７３ Ｌ Ｎ） Ｘｌ０−’ ・・・・・・■５ＩＮ
−（βでＮ＋２）” ＋ＷＤＮｘｌＱ・・・・・・■３
２Ｎ＝（（２ｘ β１玉＋４） ＋ＷＤＮ）×０．１
・・・・・・■ 但し、Ｃ０ＮＸＷＤＮ、ＮＬＮ、５ＬＮＳＳＧＮ、ＷＤ
Ｎ、ＳＩＮ、Ｓ２Ｎは各々 変数である。
７３ Ｌ Ｎ） Ｘｌ０−’ ・・・・・・■５ＩＮ
−（βでＮ＋２）” ＋ＷＤＮｘｌＱ・・・・・・■３
２Ｎ＝（（２ｘ β１玉＋４） ＋ＷＤＮ）×０．１
・・・・・・■ 但し、Ｃ０ＮＸＷＤＮ、ＮＬＮ、５ＬＮＳＳＧＮ、ＷＤ
Ｎ、ＳＩＮ、Ｓ２Ｎは各々 変数である。
各変数の定義例は別表２に示される。別表２において、
例えばＷＤＮなる変数（以下、キー変数という）は、後
述の抽出ノードがソース（あるいはドレイン）となるト
ランジスタのゲート幅合計値を定義したものである。因
みに、各キー変数の末尾文字Ｎ若しくはＰは、それぞれ
Ｎがｎチャネルを表し、Ｐがｐチャネルを表している。
例えばＷＤＮなる変数（以下、キー変数という）は、後
述の抽出ノードがソース（あるいはドレイン）となるト
ランジスタのゲート幅合計値を定義したものである。因
みに、各キー変数の末尾文字Ｎ若しくはＰは、それぞれ
Ｎがｎチャネルを表し、Ｐがｐチャネルを表している。
また、別表２のＣＯＮ、ＣＯＰ、、５ＩＮＸＳＩＰ、３
２Ｎ、３２Ｐは求めるべき容量の答えに相当する。
２Ｎ、３２Ｐは求めるべき容量の答えに相当する。
すなわち、例えば（ＣＯＮｘＳＩＮｘＳ２Ｎ）で１つの
ノードにつく容量値が得られる。
ノードにつく容量値が得られる。
ステップＰ、は、設計者によって設計された論理回路を
表す論理回路記述（後述する）を入力するステップで、
このステップは第１の入力手段１として機能する。論理
回路“記述”は論理回路をシミュレーションに適した言
語に翻訳したもので、その−例は別表３に示される。
表す論理回路記述（後述する）を入力するステップで、
このステップは第１の入力手段１として機能する。論理
回路“記述”は論理回路をシミュレーションに適した言
語に翻訳したもので、その−例は別表３に示される。
別表３において、ＡＤＢＵＦＯは便宜的に付与した回路
名、ＥＸＴＮＯＤＥは例えば電［（Ｖｃｃ。
名、ＥＸＴＮＯＤＥは例えば電［（Ｖｃｃ。
ＶＳ３、■。）、入出力（ＥＡ＃＃Ｚ５、ＥＡ＃＃）な
どのノード名、ＱＯＩ〜ＱＯ４はトランジスタ（この例
ではＭＯＳ）ランジスタ）名、ＴＰ、ＴＮはトランジス
タの極性（ｐチャネル型かｎチャネル型か）である。そ
して、各極性の右横には、右方向に順次、ソース（Ｓ）
、ドレインＣＤ）、ゲ−）（Ｇ）、バルク（Ｂ）につな
がるノード名が記述され、さらに右方向にはゲート長し
くこの例では、Ｌ−１，２μｍ）、ゲート幅Ｗ（この例
では、Ｗ＝３０μｍ）が記述されている。すなわち、こ
の別表３に記述された回路（ＡＤＢＵＦＯ）は、ＱＯＩ
〜ＱＯ４の４つのＭＯＳｌ−ランジスタからなる回路で
、そのノードは、ＶＣＣｓ ｖｓｓ、Ｖｌｌ、ＥＡ＃＃
Ｚ５、Ｅ Ａ＃＃および０１である。因みに、例えばノ
ードＶＣＣにつながる素子は、ＱＯＩのソースおよびバ
ルク並びにＱＯ３のソースおよびバルクであることが認
められる。第２図は参考までに別表３で示した回路（Ａ
ＤＢＵＦＯ）をブラックボックスで表した図であり、ま
た、第３図は１つのＭＯＳ）ランジスタを表した図であ
る。
どのノード名、ＱＯＩ〜ＱＯ４はトランジスタ（この例
ではＭＯＳ）ランジスタ）名、ＴＰ、ＴＮはトランジス
タの極性（ｐチャネル型かｎチャネル型か）である。そ
して、各極性の右横には、右方向に順次、ソース（Ｓ）
、ドレインＣＤ）、ゲ−）（Ｇ）、バルク（Ｂ）につな
がるノード名が記述され、さらに右方向にはゲート長し
くこの例では、Ｌ−１，２μｍ）、ゲート幅Ｗ（この例
では、Ｗ＝３０μｍ）が記述されている。すなわち、こ
の別表３に記述された回路（ＡＤＢＵＦＯ）は、ＱＯＩ
〜ＱＯ４の４つのＭＯＳｌ−ランジスタからなる回路で
、そのノードは、ＶＣＣｓ ｖｓｓ、Ｖｌｌ、ＥＡ＃＃
Ｚ５、Ｅ Ａ＃＃および０１である。因みに、例えばノ
ードＶＣＣにつながる素子は、ＱＯＩのソースおよびバ
ルク並びにＱＯ３のソースおよびバルクであることが認
められる。第２図は参考までに別表３で示した回路（Ａ
ＤＢＵＦＯ）をブラックボックスで表した図であり、ま
た、第３図は１つのＭＯＳ）ランジスタを表した図であ
る。
ステップＰ４は、論理回路記述から各ノードを抽出する
ステップで、このステップは、抽出手段３とし゛て機能
する。ノードの抽出は、別表３において、各トランジス
タのソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）、バ
ルク（Ｂ）の欄に記述されたノードを抽出する。例えば
、ＡＤＢＵＦＯのＱＯＩに注目すると、このトランジス
タのソースはノードＶＣＣに接続され、ドレインはノー
ド０１に接続され、ゲートはノードＥＡ＃＃Ｚ５に接続
され、バルクはノード■。、に接続されている。
ステップで、このステップは、抽出手段３とし゛て機能
する。ノードの抽出は、別表３において、各トランジス
タのソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）、バ
ルク（Ｂ）の欄に記述されたノードを抽出する。例えば
、ＡＤＢＵＦＯのＱＯＩに注目すると、このトランジス
タのソースはノードＶＣＣに接続され、ドレインはノー
ド０１に接続され、ゲートはノードＥＡ＃＃Ｚ５に接続
され、バルクはノード■。、に接続されている。
したがって、抽出ノードはこの場合、ｖｃｅ、０１、Ｅ
Ａ＃＃Ｚ５、ＶＣＣの合計４つになる。
Ａ＃＃Ｚ５、ＶＣＣの合計４つになる。
ステップＰ、は抽出されたノード毎の変数計算、すなわ
ち抽出されたノードにつながる素子パラメータを、該当
するキー変数に変換するステップで、別表２に従って変
換するものである。このステンプは変換手段４として機
能する。
ち抽出されたノードにつながる素子パラメータを、該当
するキー変数に変換するステップで、別表２に従って変
換するものである。このステンプは変換手段４として機
能する。
ステップＰ６は、容量算出式（別表１参照）にステップ
Ｐ５で計算したキー変数を代入し、ノード毎の容量値を
演算するステップで、このステップは演算手段５として
機能する。
Ｐ５で計算したキー変数を代入し、ノード毎の容量値を
演算するステップで、このステップは演算手段５として
機能する。
ステップＰ７は、ステップＰｈで演算した容量値を先の
論理回路記述に付加して新たな論理回路記述を生成する
ステップで、このステップは生成手段６として機能する
。
論理回路記述に付加して新たな論理回路記述を生成する
ステップで、このステップは生成手段６として機能する
。
別表４は新たに生成した論理回路記述の一例を示し、破
線枠で囲まれたデータがステップＰ、で演算した容量計
算結果である。
線枠で囲まれたデータがステップＰ、で演算した容量計
算結果である。
このように、本実施例では、論理回路記述と容量算出式
とを入力すると、必要な容量データが自動生成されるよ
うに構成したので、容量計算に人手を必要としなくなり
、入力データ生成を容易化できるとともに、人為的過誤
を回避してシミュレーション精度を向上することができ
る。
とを入力すると、必要な容量データが自動生成されるよ
うに構成したので、容量計算に人手を必要としなくなり
、入力データ生成を容易化できるとともに、人為的過誤
を回避してシミュレーション精度を向上することができ
る。
また、新たに生成された論理回路記述を、ステップＰ３
に入力し、以降のステップＰ４〜Ｐ、を繰り返すことに
より、各ノードにつながる容量を自動的に更新しながら
回路定数の最適解を得ることができる。
に入力し、以降のステップＰ４〜Ｐ、を繰り返すことに
より、各ノードにつながる容量を自動的に更新しながら
回路定数の最適解を得ることができる。
本発明によれば、容量データを自動生成でき、入力デー
タ生成の容易化を図ることができる。
タ生成の容易化を図ることができる。
第１〜４図は本発明に係るラフ・シミュレーション装置
の一実施例を示す図であり、 第１図はその機能ブロック図、 第２図はそのシミュレーション処理プログラムの要部の
フローチャート、 第３図はその論理回路記述に含まれる１つの回路を示す
図、 第４図はその論理回路記述に含まれるトランジスタの回
路図である。 １・・・・・・第１の入力手段、 ・・・・・・第２の入力手段、 ・・・・・・抽出手段、 ・・・・・・変換手段、 ・・・・・・演算手段、 ・・・・・・生成手段。 ０ＰＩＩ！ＲＡＴＩＯＮ 容量算出式記述例 別 表 キー変数−覧表 論理回路記述例 別 表 新たに生成された論理回路記述例 別 表 悴 第 図 （Ｓ） 一実施例の論理回路記述に含まれるトランジスタの回路
図第４図
の一実施例を示す図であり、 第１図はその機能ブロック図、 第２図はそのシミュレーション処理プログラムの要部の
フローチャート、 第３図はその論理回路記述に含まれる１つの回路を示す
図、 第４図はその論理回路記述に含まれるトランジスタの回
路図である。 １・・・・・・第１の入力手段、 ・・・・・・第２の入力手段、 ・・・・・・抽出手段、 ・・・・・・変換手段、 ・・・・・・演算手段、 ・・・・・・生成手段。 ０ＰＩＩ！ＲＡＴＩＯＮ 容量算出式記述例 別 表 キー変数−覧表 論理回路記述例 別 表 新たに生成された論理回路記述例 別 表 悴 第 図 （Ｓ） 一実施例の論理回路記述に含まれるトランジスタの回路
図第４図
Claims (1)
- 【特許請求の範囲】 論理回路記述を入力する第１の入力手段と、所定の容
量算出式を入力する第２の入力手段と、前記論理回路記
述から素子のパラメータ情報を抽出する抽出手段と、 抽出手段により抽出された素子のパラメータ情報を、前
記容量算出式の変数に対応して予め設定されたキー変数
に変換する変換手段と、 前記容量算出式にキー変数を代入して演算を実行する演
算手段と、 演算手段の演算結果を、前記論理回路記述に反映して新
たな論理回路記述を生成する生成手段と、を備えたこと
を特徴とするラフ・シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090037A JP2792902B2 (ja) | 1989-04-10 | 1989-04-10 | ラフ・シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090037A JP2792902B2 (ja) | 1989-04-10 | 1989-04-10 | ラフ・シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268342A true JPH02268342A (ja) | 1990-11-02 |
| JP2792902B2 JP2792902B2 (ja) | 1998-09-03 |
Family
ID=13987456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090037A Expired - Fee Related JP2792902B2 (ja) | 1989-04-10 | 1989-04-10 | ラフ・シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792902B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105240A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 回路設計装置 |
-
1989
- 1989-04-10 JP JP1090037A patent/JP2792902B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105240A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 回路設計装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792902B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |