JPH02268482A - 埋め込み型半導体レーザ素子の製造方法 - Google Patents
埋め込み型半導体レーザ素子の製造方法Info
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- JPH02268482A JPH02268482A JP9046389A JP9046389A JPH02268482A JP H02268482 A JPH02268482 A JP H02268482A JP 9046389 A JP9046389 A JP 9046389A JP 9046389 A JP9046389 A JP 9046389A JP H02268482 A JPH02268482 A JP H02268482A
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- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＧａＡｓ−Ａ Ｉ ＧａＡＳ系ダブルへテロ埋
め込み型半導体レージ”素子の１４造方法に関する。
め込み型半導体レージ”素子の１４造方法に関する。
［従来の技術］
従来、ＧａＡｓ−Ａ Ｉ ＧａＡｓ系ダブルへテロ埋め
込み型半導体レーザ素子として、第３図に承りようなも
のが提案されている。
込み型半導体レーザ素子として、第３図に承りようなも
のが提案されている。
この第３図において、１はｎ−Ｑ＆ＡＳ基板、２はｎ−
ＡＩＱａＡＳクラッド層、 ０、４５ ０．５５ ３はｐ−ＡＩ Ｇａ ＡＳ活性層、４は０
．０８ ０．９２ ｐ−△ｌ Ｇａ Ａｓクラッド層、５は０
．４５ ０．５５ ｐ−ＧａＡｓコンタクト層、６はｎ−ＧａＡＳ電流狭窄
層１０及び１１は電極である。このダブルへテロ埋め込
み型半導体レーザ素子は一般のダブルへテロ半導体レー
！ア素子では得られない優れた特性をＴ＝Ｊ シている
。すなわら、活性領域３が比較的混晶比の大なるｎ−Ａ
ｌＧａＡｓクラ ０．４５ ０．５５ ラド層２及びｐ−ＡＩ （３ａ Ａｓクラ
０．４５ ０．５５ ラド層４に囲まれた構造であり、ざらに電流狭窄層６に
よって活性領域３の一部分にしか電流が流れず、発振し
きい値電流が低減し、また発振モード（持・に横モード
）の電流変化に対する安定性が向上づ゛る。さらに電流
狭窄層６の材料を選ぶことにより、電流狭窄層６が光吸
収層となり、高出力化が可能になる。
ＡＩＱａＡＳクラッド層、 ０、４５ ０．５５ ３はｐ−ＡＩ Ｇａ ＡＳ活性層、４は０
．０８ ０．９２ ｐ−△ｌ Ｇａ Ａｓクラッド層、５は０
．４５ ０．５５ ｐ−ＧａＡｓコンタクト層、６はｎ−ＧａＡＳ電流狭窄
層１０及び１１は電極である。このダブルへテロ埋め込
み型半導体レーザ素子は一般のダブルへテロ半導体レー
！ア素子では得られない優れた特性をＴ＝Ｊ シている
。すなわら、活性領域３が比較的混晶比の大なるｎ−Ａ
ｌＧａＡｓクラ ０．４５ ０．５５ ラド層２及びｐ−ＡＩ （３ａ Ａｓクラ
０．４５ ０．５５ ラド層４に囲まれた構造であり、ざらに電流狭窄層６に
よって活性領域３の一部分にしか電流が流れず、発振し
きい値電流が低減し、また発振モード（持・に横モード
）の電流変化に対する安定性が向上づ゛る。さらに電流
狭窄層６の材料を選ぶことにより、電流狭窄層６が光吸
収層となり、高出力化が可能になる。
このようにＧａＡｓ−Ａ Ｉ ＧａＡｓ系ダブルへテロ
埋め込み型の半導体レーリ“素子は安定で高出力な光源
となるため、光情報伝送及び光情報処理用光源とじで４
１望視されている。しかし、これらの特徴を発揮しえる
素子を１ｑる歩留りは極めて低く、また／↑命も短いの
で、工業的に問題を含んでい ｌこ 。
埋め込み型の半導体レーリ“素子は安定で高出力な光源
となるため、光情報伝送及び光情報処理用光源とじで４
１望視されている。しかし、これらの特徴を発揮しえる
素子を１ｑる歩留りは極めて低く、また／↑命も短いの
で、工業的に問題を含んでい ｌこ 。
この第３図例の埋め込み型半導体レーザ索子の製造方法
とし第４図に示す方法が用いられている。
とし第４図に示す方法が用いられている。
まず、ｎ−＝ＧａＡｓＪｉＧａＡｓ基板１上 ０．４５
Ａｓクラッド層４（キレ９フ１度１ ｘ １０１８／
ｃｍ３膜厚１＝５μｍ＞ 、Ｄ−ＧａＡｓコンタク１〜
層５（キｉｙ リフ 濃度１×１０１８／Ｃｍ３、膜厚
０．５μｍ）を順次ＭＯＣＶＤ法を用いて形成し、その
後、Ｓ ＋ ０２層１２をスパッタ法によりｐコンタク
ト層５上に形成し、最終的に電流通路を形成づべき部分
上にスｌへライブ状のエツチングマスク８を周知の技術
によって付希覆る（第４図（ａ））。
Ａｓクラッド層４（キレ９フ１度１ ｘ １０１８／
ｃｍ３膜厚１＝５μｍ＞ 、Ｄ−ＧａＡｓコンタク１〜
層５（キｉｙ リフ 濃度１×１０１８／Ｃｍ３、膜厚
０．５μｍ）を順次ＭＯＣＶＤ法を用いて形成し、その
後、Ｓ ＋ ０２層１２をスパッタ法によりｐコンタク
ト層５上に形成し、最終的に電流通路を形成づべき部分
上にスｌへライブ状のエツチングマスク８を周知の技術
によって付希覆る（第４図（ａ））。
次に、ＳＩ ＯＺ 層１２中、エツチングマスク８によ
って保護されていない部分をまずバッファーフッ酸を用
いて除去し、次に例えばリン酸系エツチング液を用いて
ｐコンタクト層５中エツチングマスク８によって保護さ
れていない部分を除去し、更に続けてｐクララド層４の
一部を所定の厚さを残して除去した後、エツチングマス
ク８を除去刃る（第４図（ｂ）。このようにしてス１〜
ライブを形成した基板を再度ＭＯＣＶＤＩ置内に搬入し
、Ｓ ！ ０２ 層１２を選択成長用のマスクとしてｎ
Ｇ ａ Ａ Ｓ電流狭窄層６を選択埋め込み成長法を用
いて成長さける（第４図（Ｃ））。
って保護されていない部分をまずバッファーフッ酸を用
いて除去し、次に例えばリン酸系エツチング液を用いて
ｐコンタクト層５中エツチングマスク８によって保護さ
れていない部分を除去し、更に続けてｐクララド層４の
一部を所定の厚さを残して除去した後、エツチングマス
ク８を除去刃る（第４図（ｂ）。このようにしてス１〜
ライブを形成した基板を再度ＭＯＣＶＤＩ置内に搬入し
、Ｓ ！ ０２ 層１２を選択成長用のマスクとしてｎ
Ｇ ａ Ａ Ｓ電流狭窄層６を選択埋め込み成長法を用
いて成長さける（第４図（Ｃ））。
そして、Ｓ ＋ ０２ｍ１２をバッフフッフッ酸で除去
づることにより埋め込み型半導体レーザ素子用のエピタ
キシャル層が１ｑられる（第４図（ｄ））。
づることにより埋め込み型半導体レーザ素子用のエピタ
キシャル層が１ｑられる（第４図（ｄ））。
その後、通常のレー（アダイオード製造プロレスを用い
ることによって、第３図に示した様な埋め込み型半導体
レー沓ア素子を１ｑることができる。
ることによって、第３図に示した様な埋め込み型半導体
レー沓ア素子を１ｑることができる。
［発明が解決しようとする課題１
しかしながら、上述した方法で埋め込み型半導体レー畳
ア素子を製造する場合、以下に述べる問題点がおった。
ア素子を製造する場合、以下に述べる問題点がおった。
まず、電流狭窄層６を形成するための選択埋め込み成長
が難しく、一部子結晶が８１０２層１２上にイ・」着し
、マスク材の除去が困難になり、生産性が低かった。ま
た、第１のエピタキシャル成長終了後、エツチングを行
い、第２のエピタキシャル成長を行う際、ｐクララド層
４が一度大気にざらされて酸化され、その影響で第２の
エピタキシャル層の膜質が劣り、一部電流が電流狭窄層
６内を通り、発娠しきい値を高くしていた。
が難しく、一部子結晶が８１０２層１２上にイ・」着し
、マスク材の除去が困難になり、生産性が低かった。ま
た、第１のエピタキシャル成長終了後、エツチングを行
い、第２のエピタキシャル成長を行う際、ｐクララド層
４が一度大気にざらされて酸化され、その影響で第２の
エピタキシャル層の膜質が劣り、一部電流が電流狭窄層
６内を通り、発娠しきい値を高くしていた。
ざらに、５１０２層１２とＧａＡｓの膨張係数が異なる
ために、第２のエピタキシャル成長を行う際に、活性層
３内にストレスによる転位が生じ、この転位が素子の寿
命を縮める原因となっていた。
ために、第２のエピタキシャル成長を行う際に、活性層
３内にストレスによる転位が生じ、この転位が素子の寿
命を縮める原因となっていた。
［課題を解決するための手段］
本発明はＧａＡｓ基板にエツチングによりメサストライ
プを形成し、このメ（ノストライプーヒに通常のダブル
ｌ＼テロ半導体し−ザ用エピタキシ（・ル層の成長を行
い、さらに続いて選択成長を用いずに電流狭窄層を成長
さけるものである。
プを形成し、このメ（ノストライプーヒに通常のダブル
ｌ＼テロ半導体し−ザ用エピタキシ（・ル層の成長を行
い、さらに続いて選択成長を用いずに電流狭窄層を成長
さけるものである。
［作用］
本発明を用いると、選択成長を用いずに埋め込み型半導
体レー沓ア素子が製造できるため、以下の特徴がおる。
体レー沓ア素子が製造できるため、以下の特徴がおる。
まず、ｓ ｉｏ２ｍの形成及び除去の工程が削減される
。また、電流狭窄層の成長を連続して行うため、表面が
酸化されでいない領域上への成長となり、電流狭窄層の
結晶性が向上しリーク電流がなくなる。さらにＳｉＯ２
層を形成せずに成長を行うため、Ｓ ！ ０２ ’１４
２上への多結晶の付着という事態が回避され、歩留りが
向上するとともに、膨張係数の違いによるス１〜レスが
生じず、このため、活性層内に転位が発生しなくなり、
寿命も延びる。
。また、電流狭窄層の成長を連続して行うため、表面が
酸化されでいない領域上への成長となり、電流狭窄層の
結晶性が向上しリーク電流がなくなる。さらにＳｉＯ２
層を形成せずに成長を行うため、Ｓ ！ ０２ ’１４
２上への多結晶の付着という事態が回避され、歩留りが
向上するとともに、膨張係数の違いによるス１〜レスが
生じず、このため、活性層内に転位が発生しなくなり、
寿命も延びる。
［実施例］
以下、第１図を参照して本発明の一実施例につき説明す
る。
る。
まず、ｎ −Ｑ ａ Ａ Ｓ ％板１（キャリアＩａｆ
３１１（ＩＸ１０１８Ｃｍ３） ノ（１００）面上１７
） ＜０１１ ＞方向ニフォトレジトとをマスクとして
リン酸系エツチング液を用いてエツチングを行い、メ］
ノストライプ（リッジ）１２を形成する（第１図（ａ）
）。この時、エツチングは基板表面から２．５μｍ以上
の深さまで行うＪ、うにする。
３１１（ＩＸ１０１８Ｃｍ３） ノ（１００）面上１７
） ＜０１１ ＞方向ニフォトレジトとをマスクとして
リン酸系エツチング液を用いてエツチングを行い、メ］
ノストライプ（リッジ）１２を形成する（第１図（ａ）
）。この時、エツチングは基板表面から２．５μｍ以上
の深さまで行うＪ、うにする。
次にこのｎ −Ｇ ａ Ａ Ｓ Ｂ板１をＭＯＣＶＤＨ
置に搬入し、前述したのと同様のエピタキシャル成長を
行い、メ１ノ°ストライプ１２上にｎ−クラッド層２、
ｐ−活性層３、ｐ−クラッド層４及び０１２９９１層５
を順次形成する。ここに、これら「）−クラッド層２、
活性層３、ｐ−クラッドＭ４及び０１２９９１層５は仝
休として断面略二等辺三角形になる（第１図（ｂ））。
置に搬入し、前述したのと同様のエピタキシャル成長を
行い、メ１ノ°ストライプ１２上にｎ−クラッド層２、
ｐ−活性層３、ｐ−クラッド層４及び０１２９９１層５
を順次形成する。ここに、これら「）−クラッド層２、
活性層３、ｐ−クラッドＭ４及び０１２９９１層５は仝
休として断面略二等辺三角形になる（第１図（ｂ））。
この三角形の面ばｎ（コａＡｓ基板１と常に５４．７°
になり、−例として活性層幅３を３μｍにするためには
、メザストライプ１２０幅を５μｍにすればよい。また
、メサス１〜ライブ１２以外の部分にもエピタキシャル
層が成長するが、次のエピタキシャル成長でコンタクト
層上に高抵抗層を成長ざけるので問題はない。
になり、−例として活性層幅３を３μｍにするためには
、メザストライプ１２０幅を５μｍにすればよい。また
、メサス１〜ライブ１２以外の部分にもエピタキシャル
層が成長するが、次のエピタキシャル成長でコンタクト
層上に高抵抗層を成長ざけるので問題はない。
の成長はソリストライプ１２上のｐ−活性層３がら上方
に所定位買だけ離れた所で終らせ、ざらにｒ〕ＧａＡＳ
電流狭窄層６を成長さける（第１図（Ｃ））、。
に所定位買だけ離れた所で終らせ、ざらにｒ〕ＧａＡＳ
電流狭窄層６を成長さける（第１図（Ｃ））、。
次にエピタコ１−シトル基板をＭＯＣＶＤ装置から取り
出し、活性領域上をフォ１へレジスト等をマスクにして
エツチングを行い、０１２９９１層５を露出さける（第
１図（ｄ））。
出し、活性領域上をフォ１へレジスト等をマスクにして
エツチングを行い、０１２９９１層５を露出さける（第
１図（ｄ））。
以後は一般に用いられている半導体レーザ素子のウェハ
ープロレスを行って半導体レーザ素子を完成さける（第
１図（ｅ））。
ープロレスを行って半導体レーザ素子を完成さける（第
１図（ｅ））。
ここに、本実施例により製造した埋め込み型半導体レー
デ素子の電流−光出力特性を第２図に示す。第４図従来
例で製造した埋め込み、型半導体シー１ア素子（第３図
例〉と比べて発振しきい値が１０％稈度低くなったのが
確認できた。これは良好な電流狭窄層が形成されたため
、活性層３を流れる電流密度か増加したためと考えられ
る。
デ素子の電流−光出力特性を第２図に示す。第４図従来
例で製造した埋め込み、型半導体シー１ア素子（第３図
例〉と比べて発振しきい値が１０％稈度低くなったのが
確認できた。これは良好な電流狭窄層が形成されたため
、活性層３を流れる電流密度か増加したためと考えられ
る。
また、本実施例による製造方法と第４図に示す従来技術
による製造方法とで良品率を調べてみた。
による製造方法とで良品率を調べてみた。
本実施例を用いると基板全体から良品が試作できたのに
対し、従来方法では一部８１０２層、１２上に多結晶が
付着し良品が試作できない箇所があった。
対し、従来方法では一部８１０２層、１２上に多結晶が
付着し良品が試作できない箇所があった。
さらに得られた良品について寿命試験を行ったところ、
従来の製造方法に対し、規定時間以上発掘を続Ｃプでい
る良品率も１５％以上多くなった。これは５ｈｏ２とＧ
ａＡｓとの膨張係数の違いによって生じる転位の数が５
ｒｏ２層１２を用いないために無くなったためだと考才
られる。
従来の製造方法に対し、規定時間以上発掘を続Ｃプでい
る良品率も１５％以上多くなった。これは５ｈｏ２とＧ
ａＡｓとの膨張係数の違いによって生じる転位の数が５
ｒｏ２層１２を用いないために無くなったためだと考才
られる。
［発明の効果］
このＪ、うに本発明を用いると、選択成長を用いずに埋
め込み型半導体レーザ素子が製造できるため、工数が削
減されるとともに電流狭窄層の結晶性が向上して発振し
きい値が低減される。ざらに熱膨張係数の違いによるス
トレスが生じないため、寿命も延びる。
め込み型半導体レーザ素子が製造できるため、工数が削
減されるとともに電流狭窄層の結晶性が向上して発振し
きい値が低減される。ざらに熱膨張係数の違いによるス
トレスが生じないため、寿命も延びる。
第′１図（ａ）〜（０）は本発明による埋め込み型半導
体ジー１１素子の製造方法の工程を示す断面図、第２図
（３１第１図例で製造した半導体レーザ素子の電流−光
出力特性図、第３図は従来のＧａＡＳ−Ａ Ｉ ＧａＡ
Ｓ系ダブルへテロ埋め込み型半導体レーザ素子を示す断
面図、第４図（ａ）〜（ｄ）は第３図例を製造Ｊる工程
を示す断面図である。 １・・・ｎ−Ｇ、ａ Ａ ５塁板、２・・・「）クラッ
ド層、３・・・ｐ活性層、４・・・ｐクラッド層、５・
・・ｐ］ンタク１〜Ｍ、６・・・電流狭窄Ｍ、７・・・
高抵抗ＡｌＧａＡｓ１ｆｆｌ、１２−３．１０２ 層第 ］ 図 （その１） 第 ］ 区 （その２） 電流（ｍＡ） 第 図 第 図 ７／−８工ツチングマスク層 「１２ 篤 又 （その１） 第 図 （その２）
体ジー１１素子の製造方法の工程を示す断面図、第２図
（３１第１図例で製造した半導体レーザ素子の電流−光
出力特性図、第３図は従来のＧａＡＳ−Ａ Ｉ ＧａＡ
Ｓ系ダブルへテロ埋め込み型半導体レーザ素子を示す断
面図、第４図（ａ）〜（ｄ）は第３図例を製造Ｊる工程
を示す断面図である。 １・・・ｎ−Ｇ、ａ Ａ ５塁板、２・・・「）クラッ
ド層、３・・・ｐ活性層、４・・・ｐクラッド層、５・
・・ｐ］ンタク１〜Ｍ、６・・・電流狭窄Ｍ、７・・・
高抵抗ＡｌＧａＡｓ１ｆｆｌ、１２−３．１０２ 層第 ］ 図 （その１） 第 ］ 区 （その２） 電流（ｍＡ） 第 図 第 図 ７／−８工ツチングマスク層 「１２ 篤 又 （その１） 第 図 （その２）
Claims (1)
- ＧａＡｓ基板の（１００）面上に〈０１１〉方向へメサ
ストライプを形成する工程と、Ａｌ＿ｘＧ＿ａ＿１＿−
＿ｘＡｓ第１クラッド層、Ａｌ＿ｙＧａ＿１＿−＿ｙＡ
ｓ活性層、Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ第２クラッド
層、ＧａＡｓコンタクト層をメサストライプ上に成長さ
せる工程と、高抵抗Ａｌ＿ｚＧａ＿１＿−＿ｚＡｓ層で
前記活性層を埋め込む工程と（但しｘ≧ｚ＞ｙ）、高抵
抗Ａｌ＿ｚＧａ＿１＿−＿ｚＡｓ上に電流制限層を成長
させる工程とを有することを特徴とする埋め込み型半導
体レーザ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046389A JPH02268482A (ja) | 1989-04-10 | 1989-04-10 | 埋め込み型半導体レーザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046389A JPH02268482A (ja) | 1989-04-10 | 1989-04-10 | 埋め込み型半導体レーザ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268482A true JPH02268482A (ja) | 1990-11-02 |
Family
ID=13999300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9046389A Pending JPH02268482A (ja) | 1989-04-10 | 1989-04-10 | 埋め込み型半導体レーザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111382A (ja) * | 1990-08-30 | 1992-04-13 | Sharp Corp | 半導体レーザ装置の製造方法 |
-
1989
- 1989-04-10 JP JP9046389A patent/JPH02268482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111382A (ja) * | 1990-08-30 | 1992-04-13 | Sharp Corp | 半導体レーザ装置の製造方法 |
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