JPH02270190A - グリッチ保護回路を含む集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路、特に半導体メモリに圓するものであ
る。本発明は防衛核局により査定された契約番号ＤＮＡ
０Ｏ１−８６−００９０の下で米国政府の支持を得てな
されたものである。

〈従来の技術） 集積回路システムの信号にノイズまたは「グリッチ」が
乗ると望まない結果をひき起すことがある。特にマイク
ロプロセッサシステムにおけるメモリでは重要な問題で
ある。チップイネーブル（ＣＥ）入力信号が出力を高イ
ンピーダンスに保つように使われているチップでは、チ
ップイネーブルにグリッチが生じるとグリッチの期間出
力が低インピーダンス状態に遷移する。すると、パスコ
ンテンションという問題が起こりつる。すなわち２ｇ以
上のメモリが同時にバスを駆動することになる。こうし
た現象は特にメモリ基板上のスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）が過渡状態下にあるとき
に問題を起こしやすい。−船釣な論理回路内で生じる他
のグリッチはイオン化粒子の衝突のせいで起こるという
ことができる。

（発明の目的と要旨） 本発明の目的はグリッチ保護回路に新しくかつ改良され
た用途を提供することである。

本発明の他の目的はグリッチ保護用の非対称遅延回路の
新しくかつ改良された用途を提供することである。

制御信号とその信号により制御される回路との問に非対
称遅延フィルタを設けることにより、上記目的が達成さ
れる。フィルタの遅延は、遅延による総合性能への影響
が最小になるように、その回路に入力する他の入力の遅
延に合致させるようにすることができる。

（実施例） 第１図にグリッチ保護を行う本発明の好ましい一実施例
の略図を示す。第１図ではチップイネーブル人力２がナ
ントゲート４の入力に接続されており、ナントゲート４
の出力は出カバソファコントロール６に接続されている
。本発明は所定の時間幅よりも短いイネーブルパルスを
除くことにより、前述の聞届に対する保護を提供するも
のである。この所定の時間幅というのは例えば、チップ
イネーブル人力２とバッファコントロール６との間に接
続されている他の論理回路の処理時間と等しい。したが
ってバッファコントロール６への入力を同時に処理する
ことが可能である。この他の論理回路というのは例えば
メモリ用の一般的な論理回路である。−船釣な論理回路
は例えば図示の如くアドレス入力とワード線入力とを処
理することができる。チップイネーブル人力２と出力コ
ントロール６との間に、イネーブル時に罪く、デスエー
ブルに対して速いという非対称遅延回路を設けることに
より、グリッチを除去することができる。（非対称遅延
とはハイからａ−に遷移する信号とローからハイに遷移
する信号との間で遅延に差があることをいう。）第１図
では、インバータチェーン８により非対称遅延回路を実
現している。

インバータチェーン８の入力はチップイネーブル人力２
に接続されており、その出力はナントゲート４の入力に
接続されている。インバータチェーン８のインバータの
数を増減することによって、抑制すべきグリッチの幅に
応じて遅延時間の長さを調節することができる。１個ま
た２個以上のインバータと並列にコンデンサを接続する
ことによっても、遅延時間の長さを５１節することがで
きる。

チップイネーブルから適当な出力を生ずるのに必要な時
間よりも遅延時間が短かければ、遅延させることがチッ
プの性能を損うことはない。

ＳＲＡＭのようなメエリでは、前述の非対称遅延回路を
１込み信号に適用することができる。この場合、遅延時
間はアドレスデコード時のセットアツプ時間に合わせる
。第２図はこのような場合のブロック図で、非対称遅延
フィルタが自込みイネーブル回路と書込み制御回路との
間に接続されている。書込み制御回路にはアドレスｔＩ
ＩＩｔｌ入力も接続されている。第３図に第２図の回路
の動作を示す。第３図はハイ／ローまたはロー／ハイに
遷移する論理のタイミング図であり、データバス、アド
レスデコード、書込みイネーブル信号および南込み制御
信号に関して示しである。時間軸はマイクロ秒で示して
いる。アドレスデコードが完全にＦがりきって、アドレ
スデコードが終了したことを示す迄は、趨込みコント０
−ルはオンにならない。

グリッチ保護対メモリアクセス速度の要求のトレードオ
フ次第で、非対称遅延保護を例えばチップイネーブルか
ら出力バッファコントロール以外の回路に接続する他の
信号に適用することもできる。

非対称遅延フィルタは集積回路チップのある部分に生じ
たグリッチが望まない結果を生じないように保護するの
に使うことができる。例えば、メモリコントローラチッ
プでは、誤って「出力イネーブル」信号を出さないこと
が最も重要であろう。

論理回路と出力バッフ７との間に非対称遅延フィルタを
いれれば、論理回路内で生じたグリッチが出力されるの
を防止することができよう。このような場合の略図を第
４図に示す。この図はメモリコントローラを示し、論理
回路が非対称遅延フィルタを経由して出力バッファに接
続されている。

出力バッファはバスにデータを送る。フィルタは予期さ
れないノイズに抵抗力がある。例えば、もし予期しない
ノイズ源が過渡放射性パルスならば、フィルタ回路内に
電流補償装置を使うことができ、別の電源バスをフィル
タ回路に供給してレールスパン崩壊を避けることができ
る。メモリコントローラシステム内のすべての他の回路
を遷移ドーズ効果から守るよりも、非対称遅延フィルタ
を導入してその部分を遷移ドーズ効果から守る方が効率
的である。

第５ａ図と第５ｂ図はグリッチ保護をｈえる本発明の他
の実施例を示す。第５ａ図ではナントゲート４の入力と
入力ＩＮとにインバータチェーン８が接続されている。

入力ＩＮはナントゲート４の入力にも接続されている。

第５ａ図の回路はハイに遷移するグリッチが入力ＩＮに
入って来たときに効く。例えば、入力ＩＮが始めはロー
レベルで節点Ａもローレベルであったときに、入力ＩＮ
がハイに遷移してもノードＡがハイになるまではナンド
４の出力は応答しない。インバータチェーン８により設
定された所定の時１Ｉｌｐ過してから節点へがハイに変
る。しかし、ＲＣｌ路網などを含む別の遅延回路でイン
バータチェーン８を置き換えることができる。もし所定
の遅延模節点Ａがハイになる前に、入力ｌＮ５ｕ−状態
に戻ったならば、出力ＯＵＴは始めにＩＮに起きた遷移
に全く反応しないだろう（ＯＬＩＴはハイ状態のままで
ある）。反対に、もし入力ＩＮが始めハイ状ｆｉｌ（出
力ＯＵ　Ｔはロー状（１）であったのが、ロー状態に変
わったとすれば、出力ＯＵＴは遅延とは無関係にハイに
変わる。第５ｂ図は第５ａ図のナントゲート４の代わり
にノアゲート５が用いられている点を除けば、第５ａ図
と同じである。第５ｂ図の回路は入力ＩＮでローに遷移
するグリッチが生じたときに効果がある。第５ｂ図の回
路の動作は第５ａ図の回路と似ている。前述したように
、インバータチェーンはＲＣ回路網のような他の遅延径
路に置き換えることができる。また、所望の遅延時間を
得るために、第５ａ図と第５ｂ図に示したインバータの
数を増減づることができる。

第５Ｃ図は本発明の他の実施例を示す。この例ではどち
らの方向へ遷移する場合もグリッチ除去効果がある。こ
の回路はクロックで動く信号に使用するのに適している
。第５Ｃ図は第５ａ図と第５ｂ図の回路を組合わせたも
ので、人力ＩＮが共通になっている、ナントゲート４と
ノアゲート５の出力はそれぞれ並列接続されたｎチャネ
ルトランジスタとｎチャネルトランジスタから成る組の
第１のドレーン／ソースに接続されている。ｎチャネル
トランジスタ２０とｎチャネルトランジスタ２２は第１
のトランジスタ組を形成し、ｎチャネルトランジスタ２
４とｎチャネルトランジスタ２６とが第２のトランジス
タ組を形成している。

インバータ１６はインプットＩＮとインバータ１８の入
力とに接続されていて、トランジスタ２０と２４のゲー
トを駆動す°る。他方、インバータ１８はトランジスタ
２２と２６のゲートを駆動する。

トランジスタ２２と２６の第２のドレーン／ソースは出
力０ＬＩＴを形成している。この双方向性グリッチ保護
回路は、遅延がグリッチよりも長くてもさしつかえない
という信号に適用することができる。例えば、チップが
解放された後出力を３状態（出力はハイ、ロー、過渡状
態を含む）で遅延さぼることが許されるならば、この回
路をＳＲＡＭ内のチップイネーブルと出力イネーブルと
の間で使うことができる。

第６図は本発明の更に他の実施例を示す。第６図は遷移
検出回路とラッチとを含む双方向性回路である。第１と
第２のトランジスタ組は第５Ｃ図と同様に接続されてい
るが、インバータ１８が除かれていて、インバータ４０
と４２が直列に２組のトランジスタの第２のドレーン／
ソースに接続されている点が異なる。アドレス遷移検出
回路３２と非対称遅延回路１２とが入力ＩＮに接続され
ている。ラッチは要素１６，２０，２２．２４゜２６．
４０．４２から成る。しかし、他の種類のラッチを使う
こともできる。アドレス検出回路は遷移を検出すると正
方向に変化するパルスを生ずるが、ラッチ回路は負のパ
ルスも使えるように設計することができる。非対称遅延
回路１２は入力ＩＮＩｆｉｌｉ移してからラッチ回路に
ラッチングされる迄の趙延時間に合わせる（それにより
いくらか長い）。遷移検出回路３２から発生ずるパルス
の幅は除去すべきグリッチの幅に匹敵するように調節し
なければならない。

もし論理回路内のある節点が高エネルギー粒子がぶつか
ったならば、−時的に電圧が変動するが回復するであろ
う。こうして信号にグリッチが発生する。もしグリッチ
がラッチされると、永久的な誤りになる。こうした事態
はラッチの入力に眞述したような非対称遅延回路を設け
ることにより避けることができる。

もし非対称遅延フィルタを一貫してクロック信号上に設
けるならば、すべてのクロックが一様に遅れるから、サ
イクル時間は変わらない。例えば、第７図に示すように
、クロックボードシステムが同じクロックで１．ＩＩ御
される複数のチップ（マイクロプロセッサ、ＳＲＡＭ、
および掛偉器）を有する場合、非対称遅延フィルタを各
チップのクロック入力に設けることができる。この考え
はチップ内部のクロックにも適用することができる。も
しクロックにグリッチが生ずる可能性があれば、ラッチ
へのすべてのり日ツク入力にグリッチ保！ＩＦ回路を設
けることができる。そうすれば、すべてのり０ツク入力
が同じ時間だけ遅れるから、保護のために速度が遅くな
るということはないであろう。

ただ面積が大きくなる点だけが負担になる（回路スペー
スが余分に必要となる）。あるいは、グリッチ保護回路
をクロック発生回路の中、例えばり０ツク発生論理回路
とクロックトライバとの間、に設けてもよい。容量が大
きいから、イオン化が起きても大きなドライバ上ではグ
リッチが生じにくい。クロックトライバでも同様であり
、大きな容量を持つ信号に対しては、グリッチ保１１回
路をラッチ入力の所に設ける代わりに、大きいドライバ
の直前に設けてもよい。

第８図は本発明の更に他の実施例を示す。ワードＩＩａ
制御信号Ｗが非対称遅延フィルタに入力する。

データ入力と列アドレス入力とが論理回路５０に入力す
る。非対称遅延フィルタと論理回路５０とが列駆動論理
回路に接続されており、列駆動論理回路はメモリアレイ
回路を制御する。非対称遅延フィルタがあるため、列駆
動回路では論理回路５０の出力とワード線制御信号Ｗと
を同時に処理することができる。

以上本発明を好ましい実施例とその代替例について詳細
に説明したが、この説明は例示にすぎないのであって、
限定的意味を持つものではない。

この説明を読めば当業者にとって各種の修正や追加を施
すことは容易であろう。そうした修正や追加は本発明の
範囲内にあると考える。したがって本発明の範囲は請求
の範囲の記載に従うべきである。

以上の説明に関して更に以下の項を開示する。

（１）　　チップイネ−ゾル入力と、 出力バッファイネーブル回路と、 前記チップイネーブル入力と前記出力バッファイネーブ
ル回路との間に接続された非対称遅延フィルタと、 を含む、集積回路。

（２）　　第（１）項記載の集積回路を含むメモリチッ
プ。

（３）　　第（２）項記載の＠誼において、前記メｔり
がスタティック・ランダム・アクセス・メモリである、
メモリチップブ。

（４）　　第（２）項記載の装置において、前記メモリ
がダイナミック・ランダム・アクセス・メモリである、
メモリチップ。

（５）　　第（２）項記載の装置において、前記メモリ
がリード・オンリー・メモリである、メモリチップ。

（６）　　第（１）項記載の装置において、前記非対称
遅延フィルタの遅延は、所定のパルス幅よりも短いチッ
プイネーブルパルスが発生したときに、前記出力バッフ
ァイネーブルが有効に働らくのを防ぐ役目をする、集積
回路。

（７）　　第（１）項記載の装置における非対称遅延フ
ィルタであって、インバータ入力とインバータ出力とを
含むインバータと、第１と第２のナントゲート入力を含
むナントゲートとから成り、前記インバータ出力は前記
第１のナントゲート入力に接続され、前記インバータ入
力は前記第２のナントゲート入力に接続されている、非
対称遅延フィルタ。

（８）　　書込みイネーブル入力と、書込み！ｉｌｌ　
ｍ１回路と、前記書込みイネーブル入力と前記−込みｔ
ｉｌＩＩ１１回路との間に接続された非対称遅延フィル
タと、を含む集積回路。

（９）　　第（８）項記載の集積回路を含むメモリチッ
プ。

（１０）第（９）項記載の装置において、前記メモリは
スタティック・ランダム・アクセス・メモリでる、メモ
リチップ。

（１１）　　第（９）項記載の装置において、前記メモ
リはリード・オンリー・メモリである、メモリチップ。

（１２）　　第（８）項記載の装置において、前記非対
称遅延フィルタの遅延は、所定のパルス幅よりも短い自
込みイネーブルパルスが発生したときに、前記書込みｉ
ｌｌ　￥ａ回路が有効に働らくのを防ぐ役目をする、集
積回路。

（１３）　　第（８）項記載の装置における非対称ｄ紙
フイルタであって、インバータ入力とインバータ出力と
を含むインバータと、第１と第２のナントゲート入力を
含むナントゲートとから成り、前記インバータ出力は前
記第１のナントゲート入力に接続され、前記インバータ
入力は前記第２のナントゲート入力に接続されている、
非対称遅延フィルタ。

（１４）　　クロック発生回路と、クロックトライバと
、前記クロック発生回路と前記クロックトライバとの間
に接続された非対称遅延フィルタとを含む集積回路。

（１５）　　第（１０項記載の集積回路を含む、メモリ
チップ。

（１６）第（１５）項記載の装置において、前記メモリ
がスタティック・ランダム・アクセス・メモリである、
メモリチップ。

（１１）第（１５）項記載の装置において、前記メモリ
はダイナミック・ランダム・アクセス・メモリである、
メモリチップ。

（１８）第（１５）項記載の装置において、前記メモリ
はリード・オンリ・メモリである、メモリチップ。

（１９）第（１４）項記載の装置において、前記非対称
遅延フィルタの遅延は、所定のパルス幅よりも短いクロ
ックパルスがクロック発生回路から発生したときに、前
記クロックトライバが有効に働らくのを防ぐ役目をする
、集積回路。

（２０）　　１（１４）項記１１にノ％ｌＬオＧＪ６非
対称Ｕ延フィルタであって、インバータ入力とインバー
タ出力とを含むインバータと、第１と第２のナントゲー
ト入力を含むナントゲートとから成り、前記インバータ
出力は前記第１のナントゲート入力に接続され、前記イ
ンバータ入力は前記第２のナントゲート入力に接続され
ている、非対称遅延フィルタ。

（２１）非対称遅延フィルタは制御ｌｌ信号を受Ｇノで
動作するようになっていて、前記制御信号により制御さ
れる回路に接続されており、前記フィルタの遅延は前記
回路の他方の入力の遅延と合致している、集積回路。

（２２）　　ｒグリッチ」を抑制するために非対称遅延
回路を用いた集積回路を開示している。この集積回路は
例えばスタティック・ランダム・アクセス・メモリ、Ｓ
　ＲＡ　Ｍである。具体的に言うと、非対称遅延回路を
用いることにより、「チップ選択」信号に生じたグリッ
チが出力イネーブル信号上にグリッチとして現われない
ようにする。その際、ＳＲＡＭの性能を損わないように
してグリップを抑制する。双方向性グリッチ保護回路も
開示している。この回路は特にＳＥＵに対するグリッチ
保護に有効である。

【図面の簡単な説明】

第１図は本発明の好ましい一実施例を示す図。 第２図は書込みイネーブル回路と１込み制御回路との間
に非対称遅延フィルタを接続した場合のブロック図を示
す図。第３図はタイミング図で、データバス、アドレス
デコード、書込みイネーブル信号および書込み制御信号
が論理ハイ／ローまたはロー／ハイに遷移する様子を時
間軸マイク［１秒で表わしている。第４図は論理回路が
非対称遅延フィルタを経由して出力バッファに接続され
ている、メモリコントローラを示す図。第５ａ図と第５
ｂ図はグリッチ保護を提供する本発明の他の実施例を示
す図である。第５Ｃ図はどちらの方向のグリッチに対し
ても保護する他の実施例を示す図である。第６図は本発
明の更に他の実施例であり、過渡保護回路とラッチとか
ら成る双方向性回路を示す図。第７図は本発明の更に他
の実施例を示す図であり、同じクロックで１ｌｉｌｌ　
ａｌｌされる複数のチップが１枚のクロック基板システ
ムに収容されている場合に使われている。第８図は本発
明の更に他の実施例を示ず図であり、論理回路の出力と
り−ドｍ制御信号とを同時に列駆動回路により処理する
ことができるように、ワードＩ　Ｉｌｌ　ｍ信号を非対
称遅延フィルタに入力している。

Claims (1)

【特許請求の範囲】
1. （１）チップイネーブル入力と、 出力バッファイネーブル回路と、 前記チップイネーブル入力と前記出力バッファイネーブ
   ル回路との間に接続された非対称遅延フィルタと、 を含む、集積回路。