JPH02271636A - 横型ｐｎｐトランジスタ及びその形成方法 - Google Patents
横型ｐｎｐトランジスタ及びその形成方法Info
- Publication number
- JPH02271636A JPH02271636A JP2047390A JP4739090A JPH02271636A JP H02271636 A JPH02271636 A JP H02271636A JP 2047390 A JP2047390 A JP 2047390A JP 4739090 A JP4739090 A JP 4739090A JP H02271636 A JPH02271636 A JP H02271636A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- collector
- transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/061—Manufacture or treatment of lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
- H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/096—Lateral transistor
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は広（半導体素子に関し、特に横型ＰＮＰトラン
ジスタとその製造方法に関する。
ジスタとその製造方法に関する。
Ｂ、従来技術
横９ＰＮＰｌ−ランジスタを縦型ＮＰＮトランジスタと
ほぼ同時に、縦型ＮＰＮトランジスタに対応する方法に
よって形成する技術がある。しかし、主としてこれまで
のりソグラフィの制限から、横型ＰＮＰ ）ランジスク
はベース幅が大きくなり、動作特性も縦型ＮＰＮトラン
ジスタに比べて劣る。ベース幅が大きい場合、横型ＰＮ
Ｐ トランジスタは周波数特性が悪くなり、ベータ利得
が低くなるのが普通である。
ほぼ同時に、縦型ＮＰＮトランジスタに対応する方法に
よって形成する技術がある。しかし、主としてこれまで
のりソグラフィの制限から、横型ＰＮＰ ）ランジスク
はベース幅が大きくなり、動作特性も縦型ＮＰＮトラン
ジスタに比べて劣る。ベース幅が大きい場合、横型ＰＮ
Ｐ トランジスタは周波数特性が悪くなり、ベータ利得
が低くなるのが普通である。
現在ではりソグラフィ技術も進歩し、ペース領域の幅が
サブミクロンの横型ＰＮＰ素子も製造できるようになっ
ている。しかしこのような横型トランジスタは通常、低
温度のＮ−エピタキシャル層上に形成され、その濃度は
縦型ＮＰＮトランジスタに求められる条件によって決定
される。リソグラフィ技術の発展に伴って横型ＰＮＰ
トランジスタのベース幅が狭くなり１周波数特性とベー
タ利得が向上すると、エピタキシャル層の濃度が低いた
めにＰＦＥＴのコレクタ、ベースそれぞれのリーク電流
、エミッタ・コレクタのバンチスルー（つき抜け）とい
う問題が起こる。
サブミクロンの横型ＰＮＰ素子も製造できるようになっ
ている。しかしこのような横型トランジスタは通常、低
温度のＮ−エピタキシャル層上に形成され、その濃度は
縦型ＮＰＮトランジスタに求められる条件によって決定
される。リソグラフィ技術の発展に伴って横型ＰＮＰ
トランジスタのベース幅が狭くなり１周波数特性とベー
タ利得が向上すると、エピタキシャル層の濃度が低いた
めにＰＦＥＴのコレクタ、ベースそれぞれのリーク電流
、エミッタ・コレクタのバンチスルー（つき抜け）とい
う問題が起こる。
ＩＢＭ ＴＤＢ（丁ｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅＢｕｌｌｅｔｉｎ ） １９８０年１１月
号、Ｖｏｌ、 １３ 、 Ｎ（Ｌ６．１４５７頁には横
型ＰＮＰトランジスタの製造方法が述べられている。こ
こでは、Ｎ型エピタキシャル領域でＮ型の拡散が行われ
た後、エミッタとコレクタの領域が形成される。エミッ
タとコレクタ領域は、中間のベース領域が不均一になる
よう、Ｎ型が拡散したエピタキシャル領域に拡散される
。
ｌｏｓｕｒｅＢｕｌｌｅｔｉｎ ） １９８０年１１月
号、Ｖｏｌ、 １３ 、 Ｎ（Ｌ６．１４５７頁には横
型ＰＮＰトランジスタの製造方法が述べられている。こ
こでは、Ｎ型エピタキシャル領域でＮ型の拡散が行われ
た後、エミッタとコレクタの領域が形成される。エミッ
タとコレクタ領域は、中間のベース領域が不均一になる
よう、Ｎ型が拡散したエピタキシャル領域に拡散される
。
米国特許第４５１０６７６号明細書（Ａｎａｎｔｈａ他
）には、集積回路で縦型ＮＰＮＩ−ランジスタの形成と
同時に、同トランジスタに対応するプロセスで横型ＰＮ
Ｐ トランジスタを形成する方法が述べられている。
）には、集積回路で縦型ＮＰＮＩ−ランジスタの形成と
同時に、同トランジスタに対応するプロセスで横型ＰＮ
Ｐ トランジスタを形成する方法が述べられている。
ＩＢＭ ＴＤＢ １９７９年１２月号、Ｖｏｌ、２
２、Ｎａ７．２９３９−２９４２頁には、狭いベース領
域を形成するために、マスクとして二酸化ケイ素の側壁
を用いた構造の横型ＰＮＰトランジスタの形成方法が述
べられている。側壁は不純物が添加されたポリシリコン
層の端部全面に形成される。一方の電極は、ポリシリコ
ン層から下層のエピタキシャル層までの拡散により形成
される。もう一方の電極は、側壁をマスクとしてイオン
注入、拡散、またはエピタキシャル領域までの拡散によ
って形成される。
２、Ｎａ７．２９３９−２９４２頁には、狭いベース領
域を形成するために、マスクとして二酸化ケイ素の側壁
を用いた構造の横型ＰＮＰトランジスタの形成方法が述
べられている。側壁は不純物が添加されたポリシリコン
層の端部全面に形成される。一方の電極は、ポリシリコ
ン層から下層のエピタキシャル層までの拡散により形成
される。もう一方の電極は、側壁をマスクとしてイオン
注入、拡散、またはエピタキシャル領域までの拡散によ
って形成される。
米国特許第４００５４５１号（Ｍａｒｔｉｎｅｌｌｉ他
）には、素子表面から離れた場所で電流の流れを促進す
るように、コレクタとエミッタの領域の構造とドーピン
グ・プロファイルが選択される横型トランジスタが示さ
れている。
）には、素子表面から離れた場所で電流の流れを促進す
るように、コレクタとエミッタの領域の構造とドーピン
グ・プロファイルが選択される横型トランジスタが示さ
れている。
米国特許第４２８３２３６号（Ｓｉｒｓｉ ）は典型的
な一二重拡散一の横型トランジスタを示している。ここ
で横ｇＰＮＰ）ランジスタはＮ−エピタキシャル領域に
形成され、ベースとエミッタの領域は両方とも同じ開口
から拡散される。エミッタとコレクタの拡散領域の中間
は、ＰＷイオンが注入される（ ｃｏｕｎｔｅｒ−ｄｏ
ｐｅｄ ） 。
な一二重拡散一の横型トランジスタを示している。ここ
で横ｇＰＮＰ）ランジスタはＮ−エピタキシャル領域に
形成され、ベースとエミッタの領域は両方とも同じ開口
から拡散される。エミッタとコレクタの拡散領域の中間
は、ＰＷイオンが注入される（ ｃｏｕｎｔｅｒ−ｄｏ
ｐｅｄ ） 。
Ｃ０発明が解決しようとする問題点
本発明の目的は、改良を加えた新方式の横型ＰＮＰトラ
ンジスタを提供することにある。
ンジスタを提供することにある。
本発明の目的は、Ｎ−基板上に形成可能な上述のタイプ
の横型ＰＮＰトランジスタを提供することにある。
の横型ＰＮＰトランジスタを提供することにある。
本発明の目的は、ベータ利得、周波数特性など動作特性
が従来技術より改善された上述のタイプの横１！：！Ｐ
ＮＰＩ−ランジスタを提供することにある。
が従来技術より改善された上述のタイプの横１！：！Ｐ
ＮＰＩ−ランジスタを提供することにある。
本発明の目的は、一般には縦型ＮＰＮトランジスタと同
時に形成可能な横型ＰＮＰ ）−ランジスタの形成方法
を提供することにある。
時に形成可能な横型ＰＮＰ ）−ランジスタの形成方法
を提供することにある。
Ｄ８問題点を解決するための手段
本発明により、改良を加えた新しい方法で横型ＰＮＰ）
−ランジスタが形成される。この方法は。
−ランジスタが形成される。この方法は。
Ｎ−素子の分離領域を含む半導体チップを設けるステッ
プと、相対的に小量のＮドーパント（添加不純物）を相
対的に低い電力で素子領域の所定の注入領域に注入する
ステップと、Ｎドーパントを相対的に大量に相対的に高
い電力で注入領域に注入するステップと、エミッタとコ
レクタの領域を素子領域に形成して、注入領域のエミッ
タとコレクタの領域の間にベース領域を形成するステッ
プとよりなる。
プと、相対的に小量のＮドーパント（添加不純物）を相
対的に低い電力で素子領域の所定の注入領域に注入する
ステップと、Ｎドーパントを相対的に大量に相対的に高
い電力で注入領域に注入するステップと、エミッタとコ
レクタの領域を素子領域に形成して、注入領域のエミッ
タとコレクタの領域の間にベース領域を形成するステッ
プとよりなる。
本発明により、改良を加えた新しい横型ＰＮＰトランジ
スタが提供される。このトランジスタは、Ｎ−素子の分
離領域を含む半導体チップと、素子領域に形成されるＮ
注入領域と、素子領域の表面に形成され、導電型が素子
領域と逆のエミッタ領域と、素子領域の表面に形成され
、導電型が素子領域と同じコレクタ領域とからなり、エ
ミッタとコレクタの領域は分けられてそれらの間の注入
領域にベース領域が形成される。注入領域は、エミッタ
領域の下部近くでドーパント１度が相対的に高く、ベー
ス領域の表面付近では相対的に低い。
スタが提供される。このトランジスタは、Ｎ−素子の分
離領域を含む半導体チップと、素子領域に形成されるＮ
注入領域と、素子領域の表面に形成され、導電型が素子
領域と逆のエミッタ領域と、素子領域の表面に形成され
、導電型が素子領域と同じコレクタ領域とからなり、エ
ミッタとコレクタの領域は分けられてそれらの間の注入
領域にベース領域が形成される。注入領域は、エミッタ
領域の下部近くでドーパント１度が相対的に高く、ベー
ス領域の表面付近では相対的に低い。
上記のほかの本発明の目的、特徴、利点などは、以下の
説明と各図から明らかになろう。
説明と各図から明らかになろう。
Ｅ、実施例
第１図は、Ｐ導電型基板１６上に形成された分離素子領
域１４を含む半導体チップ１２の一部１０を示す、基板
１６は、たとえば結晶配向が〈１００）、抵抗率が約１
５Ω・ｃｍのシリコン・ウェハである。
域１４を含む半導体チップ１２の一部１０を示す、基板
１６は、たとえば結晶配向が〈１００）、抵抗率が約１
５Ω・ｃｍのシリコン・ウェハである。
Ｎ＋の埋め込みサブコレクタ領域１８は基板１６の表面
に形成され、この後エピタキシャル成長ステップに続い
て上層のＮ−エピタキシャル層２０に伸びる。埋め込み
サブコレクタ領域１８は、たとえば製造プロセス時に従
来の方法によりヒ素イオンを基板１６の表面に拡散また
は注入して形成される。
に形成され、この後エピタキシャル成長ステップに続い
て上層のＮ−エピタキシャル層２０に伸びる。埋め込み
サブコレクタ領域１８は、たとえば製造プロセス時に従
来の方法によりヒ素イオンを基板１６の表面に拡散また
は注入して形成される。
エピタキシャル層２０は、従来からの化学的気相成長法
により、濃度が約ｌＸｌ０”原子／ ｃ ｒｒｆどなる
ようＰ基板１６の表面に形成される。Ｎ−領域２０のエ
ピタキシャル成長時、サブコレクタ領域１６は上層の領
域に拡散して、サブコレクタ濃度が約ｌＸｌ０”原子／
ｃ ｍ’になる。
により、濃度が約ｌＸｌ０”原子／ ｃ ｒｒｆどなる
ようＰ基板１６の表面に形成される。Ｎ−領域２０のエ
ピタキシャル成長時、サブコレクタ領域１６は上層の領
域に拡散して、サブコレクタ濃度が約ｌＸｌ０”原子／
ｃ ｍ’になる。
分離溝２２はチップ１２の表面から基板１６に伸びて、
領域１４の境界が決定され、その中に形成された素子が
チップ１２上の他の素子と電気的に絶縁される。満２２
は、たとえばリングラフィのマスキング、エツチング、
充填、平滑化など従来法によって形成される。Ｎ＋サブ
コレクタの貫通領域２６は、たとえばリン・イオンを深
く注入して濃度を約１ｘｔｏ”原子／ ｃ ｒｎ’にす
ることによって形成され、素子表面から領域１４の右端
に沿って伸び、サブコレクタ領域１８に接する。
領域１４の境界が決定され、その中に形成された素子が
チップ１２上の他の素子と電気的に絶縁される。満２２
は、たとえばリングラフィのマスキング、エツチング、
充填、平滑化など従来法によって形成される。Ｎ＋サブ
コレクタの貫通領域２６は、たとえばリン・イオンを深
く注入して濃度を約１ｘｔｏ”原子／ ｃ ｒｎ’にす
ることによって形成され、素子表面から領域１４の右端
に沿って伸び、サブコレクタ領域１８に接する。
一般に素子領域１４の構造を得る際には、縦型ＮＰＮト
ランジスタ（図示なし）が電気的に絶縁される隣接する
素子領域３０に形成される。
ランジスタ（図示なし）が電気的に絶縁される隣接する
素子領域３０に形成される。
第１図では、本発明により２ステツプのＮ＋イオン注入
ブ・ロセスから、層２０内にＮ注入領域３２が形成され
、サブコレクタ貫通領域２６と離隔される。注入は比較
的軽いＮ ＋ ｒドーパント（リンがよい）によって行
われる。
ブ・ロセスから、層２０内にＮ注入領域３２が形成され
、サブコレクタ貫通領域２６と離隔される。注入は比較
的軽いＮ ＋ ｒドーパント（リンがよい）によって行
われる。
本発明では、ここに述べる２ステツプのイオン注入プロ
セスを適用することで、横型ＰＮＰＩ−ランジスタの動
作特性が大きく改良され、これによって同時に形成され
る縦’４ Ｎ Ｐ Ｎ トランジスタが影響を受けるこ
とのないことが確認されている。
セスを適用することで、横型ＰＮＰＩ−ランジスタの動
作特性が大きく改良され、これによって同時に形成され
る縦’４ Ｎ Ｐ Ｎ トランジスタが影響を受けるこ
とのないことが確認されている。
本発明が充分に理解されるよう、最初にエピタキシャル
層の濃度が約ｌＸｌ０”原子／ｃｍ’ （上記の層２０
）、エミッタ領域（形成方法については後述）のエピタ
キシャル領域における深さが約０．４ミクロン、ベース
幅Ｗ（後述）が約０．５ミクロンの素子について述べる
。
層の濃度が約ｌＸｌ０”原子／ｃｍ’ （上記の層２０
）、エミッタ領域（形成方法については後述）のエピタ
キシャル領域における深さが約０．４ミクロン、ベース
幅Ｗ（後述）が約０．５ミクロンの素子について述べる
。
最初のイオン注入は、約３Ｘ１０”原子／ｒｒ１１の比
較的高いドーパント濃度で、エネルギも比較的高い約３
５０ｋｅｙで行われる０次のイオン注入はドーパント１
度が約８ＸＩＯ”原子／ ｃ ｒｒｆと比較的低く、エ
ネルギもｌ ０Ｏｋｅｖと比較的低い状態で行われる。
較的高いドーパント濃度で、エネルギも比較的高い約３
５０ｋｅｙで行われる０次のイオン注入はドーパント１
度が約８ＸＩＯ”原子／ ｃ ｒｒｆと比較的低く、エ
ネルギもｌ ０Ｏｋｅｖと比較的低い状態で行われる。
イオン注入は、簡単のため２段階に分けた状態で説明し
ているが、順序を逆にしても同じ結果が得られることは
理解されよう。
ているが、順序を逆にしても同じ結果が得られることは
理解されよう。
第２図、第３図では、Ｐ型エミッタ領域３４とコレクタ
領域３６が層２０の表面に形成される。
領域３６が層２０の表面に形成される。
これによりエミッタ領域は不純物添加領域３２に完全に
含まれる。一方、コレクタ領域は少なくとも不純物添加
領域の一部でオーバラップする。エミッタ領域３４とコ
レクタ領域３６は、マスキングやイオン拡散など従来法
によって形成され、エミッタ領域の深さＤは約０．４ミ
クロンとなる。
含まれる。一方、コレクタ領域は少なくとも不純物添加
領域の一部でオーバラップする。エミッタ領域３４とコ
レクタ領域３６は、マスキングやイオン拡散など従来法
によって形成され、エミッタ領域の深さＤは約０．４ミ
クロンとなる。
素子表面付近では、隣接するエミッタ領Ｆ７ｉ３４とコ
レクタ領域３６の間に実質的ベース領域３８が得られる
。二重イオン注入部を活性化するため、たとえば９００
℃で４０分間、加熱アニールが行われる。こうして領域
１４に形成される横型ＰＮＰトランジスタは、導電端子
（図示せず）を接続するだけで完成する。
レクタ領域３６の間に実質的ベース領域３８が得られる
。二重イオン注入部を活性化するため、たとえば９００
℃で４０分間、加熱アニールが行われる。こうして領域
１４に形成される横型ＰＮＰトランジスタは、導電端子
（図示せず）を接続するだけで完成する。
Ｎ領域３２は、上記の二重イオン注入によって形成され
ると、表面濃度が約５×１０“６原子／ｃｒｒｒとなり
、ベース幅Ｗが約０．５０ミクロンの素子でバンチスル
ーを適宜に防ぐに充分な濃度である。Ｎ領域３２はさら
に、エミッタ領域３４の下部付近で約７ＸｌＯ”原子／
Ｃゴと高い濃度を示す、このようにエミッタと付随的ベ
ースとの接合部に沿った濃度が高いため、上述の問題す
なわちベースとＰＦＥＴコレクタのリーク電流がなくな
る。
ると、表面濃度が約５×１０“６原子／ｃｒｒｒとなり
、ベース幅Ｗが約０．５０ミクロンの素子でバンチスル
ーを適宜に防ぐに充分な濃度である。Ｎ領域３２はさら
に、エミッタ領域３４の下部付近で約７ＸｌＯ”原子／
Ｃゴと高い濃度を示す、このようにエミッタと付随的ベ
ースとの接合部に沿った濃度が高いため、上述の問題す
なわちベースとＰＦＥＴコレクタのリーク電流がなくな
る。
エミッタ３４、ベース３６、Ｎ注入領域３２は任意の順
序で形成できることが理解されよう。
序で形成できることが理解されよう。
本発明では、Ｎ−領域に横型ＰＮＰ ）ランジスタを形
成して、約ｌＸ１０＋ａ原子／Ｃゴの濃度。
成して、約ｌＸ１０＋ａ原子／Ｃゴの濃度。
約０．４ミクロンのエミッタ深さＤ、０．１０ないし１
．０ミクロンのベース幅Ｗを得るには次のような値範囲
を適宜選択すればよいことが確認されている。すなわち
、第１のイオン注入はエネルギ準位を比較的高（約３．
５０ ｋ ｅ ｙとし、注入量も比較的高く約ｌＸｌ０
”ないし２×１０目原子／ ｃ ｒｒ？とする。第２の
イオン注入はエネルギ準位を比較的低く約１００ｋｅｙ
とし、注入量も比較的低く約２Ｘ１０”ないし３ＸｌＯ
”原子／Ｃばとする。
．０ミクロンのベース幅Ｗを得るには次のような値範囲
を適宜選択すればよいことが確認されている。すなわち
、第１のイオン注入はエネルギ準位を比較的高（約３．
５０ ｋ ｅ ｙとし、注入量も比較的高く約ｌＸｌ０
”ないし２×１０目原子／ ｃ ｒｒ？とする。第２の
イオン注入はエネルギ準位を比較的低く約１００ｋｅｙ
とし、注入量も比較的低く約２Ｘ１０”ないし３ＸｌＯ
”原子／Ｃばとする。
エピタキシャル層２０の濃度、所望のベース幅Ｗ、ある
いはエミッタ領域３４の深さＤが変更されれば、２回の
イオン注入の各パラメータも変更しなければならないこ
とは了解されよう、もちろん所望のイオン注入によって
得られるドーピング・プロファイルは、エミッタ領域の
表面よりも下部に近接する。ベース領域表面近くのドー
ピング濃度は、エミッタ・コレクタ間が、電圧が２ボル
トでエミッタ表面の接合長しがＩｎａ／ミクロンのとき
、バンチスルーによって短絡しない程度の高さであって
、しかもトランジスタのベータ利得を抑えすぎない値が
選択される。エミッタ領域の下部付近のドーピング濃度
は、約７ｘｌＯ”原子／ ｃ ｎｉ’に等しいか、より
大きい値が選択される。
いはエミッタ領域３４の深さＤが変更されれば、２回の
イオン注入の各パラメータも変更しなければならないこ
とは了解されよう、もちろん所望のイオン注入によって
得られるドーピング・プロファイルは、エミッタ領域の
表面よりも下部に近接する。ベース領域表面近くのドー
ピング濃度は、エミッタ・コレクタ間が、電圧が２ボル
トでエミッタ表面の接合長しがＩｎａ／ミクロンのとき
、バンチスルーによって短絡しない程度の高さであって
、しかもトランジスタのベータ利得を抑えすぎない値が
選択される。エミッタ領域の下部付近のドーピング濃度
は、約７ｘｌＯ”原子／ ｃ ｎｉ’に等しいか、より
大きい値が選択される。
Ｆ０発明の効果
このような方法で形成される横型ＰＮＰ トランジスタ
は、従来技術による素子より大幅に向上した動作特性を
示す、ベース幅が比較的狭い（たとえば図示の実施例の
０．５ミクロン）ことから、素子のべ〜夕利得はコレク
タ電流が１μａ／μｍのとき５０のオーダ、周波数特性
は約３００ＭＨｚとなる。素子表面付近の実質的ベース
領域のドーパント濃度は、エミッタ・コレクタ間のバン
チスルーを防ぐのに十分である。一方、エミッタ領域の
下部付近（エミッタと付随的ベースとの接合に沿ってい
る）のドーパント濃度は、ベース電流及びＰＦＥＴコレ
クタ電流のリークを抑えるのに十分である。
は、従来技術による素子より大幅に向上した動作特性を
示す、ベース幅が比較的狭い（たとえば図示の実施例の
０．５ミクロン）ことから、素子のべ〜夕利得はコレク
タ電流が１μａ／μｍのとき５０のオーダ、周波数特性
は約３００ＭＨｚとなる。素子表面付近の実質的ベース
領域のドーパント濃度は、エミッタ・コレクタ間のバン
チスルーを防ぐのに十分である。一方、エミッタ領域の
下部付近（エミッタと付随的ベースとの接合に沿ってい
る）のドーパント濃度は、ベース電流及びＰＦＥＴコレ
クタ電流のリークを抑えるのに十分である。
本発明にはこのようなメリットがあるほか、マスキング
は、注入領域３２を形成するどき１ステツプを追加する
だけでよい。
は、注入領域３２を形成するどき１ステツプを追加する
だけでよい。
本発明は特に、横型ＰＮＰトランジスタを縦型ＮＰＮ）
ランジスタと同時に半導体チップ上に形成する場合に適
用できる。
ランジスタと同時に半導体チップ上に形成する場合に適
用できる。
第１図は、本発明による横型ＰＮＰトランジスタの形成
方法中の１ステツプを示す断面図である。 第２図は、第１図の横型ＰＮＰ ｌ−ランジスタを形成
する後半のステップを示す断面図である。 第３図は、第２図の素子の上面図である。 ３２・・・Ｎ領域、３４・・・エミッタ領域、３６・・
・コレクタ領域、３８・・・ベース領域。
方法中の１ステツプを示す断面図である。 第２図は、第１図の横型ＰＮＰ ｌ−ランジスタを形成
する後半のステップを示す断面図である。 第３図は、第２図の素子の上面図である。 ３２・・・Ｎ領域、３４・・・エミッタ領域、３６・・
・コレクタ領域、３８・・・ベース領域。
Claims (2)
- （１）横型ＰＮＰトランジスタを形成する方法であって
、 分離したＮ−素子領域を含む半導体材料の基体を準備す
るステップと、 Ｎドーパントを第１のエネルギと第１の注入量で前記素
子領域の所定の注入領域に注入するステップと、 Ｎドーパントを第２のエネルギと第２の注入量で前記注
入領域に注入するステップと、 エミッタとコレクタの領域を前記素子領域に形成するこ
とによって、前記注入領域内の前記コレクタとエミッタ
の領域の中間にベース領域を得るステップとを含む横型
ＰＮＰトランジスタの形成方法。 - （２）横型ＰＮＰトランジスタにして、 分離したＮ−素子領域を含む半導体材料の基体と、 前記素子領域内に形成されたＮ注入領域と、前記Ｎ注入
領域の表面に形成された前記素子領域とは導電型が逆の
エミッタ領域と、 前記素子領域の表面に形成された前記エミッタ領域と導
電型が同じコレクタ領域とを備え、前記エミッタ領域と
前記コレクタ領域とが前記注入領域において間にベース
領域が設けられるように離隔し、前記注入領域では前記
エミッタ領域の下部付近でドーパント濃度が相対的に高
く、前記ベース領域の表面近くで相対的に低い横型ＰＮ
Ｐトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/317,877 US4996164A (en) | 1989-03-02 | 1989-03-02 | Method for forming lateral PNP transistor |
| US317877 | 1989-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271636A true JPH02271636A (ja) | 1990-11-06 |
| JPH06101474B2 JPH06101474B2 (ja) | 1994-12-12 |
Family
ID=23235651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047390A Expired - Lifetime JPH06101474B2 (ja) | 1989-03-02 | 1990-03-01 | 横型ｐｎｐトランジスタ及びその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4996164A (ja) |
| EP (1) | EP0385906B1 (ja) |
| JP (1) | JPH06101474B2 (ja) |
| DE (1) | DE69018499T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626289B2 (ja) * | 1990-03-27 | 1997-07-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236864A (ja) * | 1985-08-09 | 1987-02-17 | Sanyo Electric Co Ltd | ラテラルトランジスタ |
| JPS62139353A (ja) * | 1985-12-13 | 1987-06-23 | Hitachi Ltd | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2507613C3 (de) * | 1975-02-21 | 1979-07-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung eines invers betriebenen Transistors |
| US4167425A (en) * | 1975-09-19 | 1979-09-11 | Siemens Aktiengesellschaft | Method for producing lateral bipolar transistor by ion-implantation and controlled temperature treatment |
| DE2917455A1 (de) * | 1979-04-30 | 1980-11-13 | Ibm Deutschland | Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung |
| US4390890A (en) * | 1980-06-26 | 1983-06-28 | International Business Machines Corporation | Saturation-limited bipolar transistor device |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
-
1989
- 1989-03-02 US US07/317,877 patent/US4996164A/en not_active Expired - Fee Related
-
1990
- 1990-01-19 DE DE69018499T patent/DE69018499T2/de not_active Expired - Fee Related
- 1990-01-19 EP EP90480008A patent/EP0385906B1/en not_active Expired - Lifetime
- 1990-03-01 JP JP2047390A patent/JPH06101474B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236864A (ja) * | 1985-08-09 | 1987-02-17 | Sanyo Electric Co Ltd | ラテラルトランジスタ |
| JPS62139353A (ja) * | 1985-12-13 | 1987-06-23 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0385906A2 (en) | 1990-09-05 |
| EP0385906B1 (en) | 1995-04-12 |
| DE69018499T2 (de) | 1995-11-09 |
| DE69018499D1 (de) | 1995-05-18 |
| US4996164A (en) | 1991-02-26 |
| JPH06101474B2 (ja) | 1994-12-12 |
| EP0385906A3 (en) | 1991-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3909320A (en) | Method for forming MOS structure using double diffusion | |
| EP0137906B1 (en) | Method for fabricating vertical npn and lateral pnp transistors in the same semiconductor body | |
| US4780430A (en) | Process for the formation of a monolithic high voltage semiconductor device | |
| KR100468342B1 (ko) | 자기-정렬resurf영역을가진ldmos장치및그제조방법 | |
| US6022778A (en) | Process for the manufacturing of integrated circuits comprising low-voltage and high-voltage DMOS-technology power devices and non-volatile memory cells | |
| US4922315A (en) | Control gate lateral silicon-on-insulator bipolar transistor | |
| JPH0897168A (ja) | 高密度ｍｏｓ型電力装置の製造方法およびこの方法により製造された高密度ｍｏｓ型電力装置 | |
| JPH0147014B2 (ja) | ||
| US4707456A (en) | Method of making a planar structure containing MOS and bipolar transistors | |
| US5047357A (en) | Method for forming emitters in a BiCMOS process | |
| GB1307546A (en) | Methods of manufacturing semiconductor devices | |
| US4001048A (en) | Method of making metal oxide semiconductor structures using ion implantation | |
| JPH0817848A (ja) | Ｍｏｓ型電力装置の製造方法 | |
| JPS62242354A (ja) | 集積回路の製造方法 | |
| US5897939A (en) | Substrate of the silicon on insulator type for the production of transistors and preparation process for such a substrate | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| JPH04239760A (ja) | 半導体装置の製造法 | |
| US4362574A (en) | Integrated circuit and manufacturing method | |
| US5837590A (en) | Isolated vertical PNP transistor without required buried layer | |
| US7271070B1 (en) | Method for producing transistors | |
| JPH06224381A (ja) | Ｃｍｏｓトランジスタ用ｎｍｏｓ低濃度ドレーンｐｍｏｓハローｉｃプロセス | |
| EP0718891B1 (en) | High performance, high voltage non-epi bipolar transistor | |
| JP2687489B2 (ja) | 半導体装置 | |
| US4996164A (en) | Method for forming lateral PNP transistor | |
| US5045911A (en) | Lateral PNP transistor and method for forming same |